參數(shù)資料
型號： MSC7119VM1200
廠商： Freescale Semiconductor
文件頁數(shù)： 22/60頁
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描述： DSP 16BIT W/DDR CTRLR 400-MAPBGA
標準包裝： 90
系列： StarCore
類型： 定點
接口： 主機接口，I²C，UART
時鐘速率： 300MHz
非易失內(nèi)存： ROM（8 kB）
芯片上RAM： 464kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA
供應商設備封裝： 400-MAPBGA（17x17）
包裝： 托盤
Electrical Characteristics
MSC7119 Data Sheet, Rev. 8
Freescale Semiconductor
29
2.5.6
Ethernet Timing
2.5.6.1
Receive Signal Timing
Figure 9. TDM Transmit Signals
Table 21. Receive Signal Timing
No.
Characteristics
Min
Max
Unit
800
Receive clock period:
MII: RXCLK (max frequency = 25 MHz)
RMII: REFCLK (max frequency = 50 MHz)
40
20
—
ns
801
Receive clock pulse width high—as a percent of clock period
MII: RXCLK
RMII: REFCLK
35
14
7
65
—
%
ns
802
Receive clock pulse width low—as a percent of clock period:
MII: RXCLK
RMII: REFCLK
35
14
7
65
—
%
ns
803
RXDn, RX_DV, CRS_DV, RX_ER to receive clock rising edge setup time
4
—
ns
804
Receive clock rising edge to RXDn, RX_DV, CRS_DV, RX_ER hold time
2
—
ns
Figure 10. Ethernet Receive Signal Timing
TDMxTCK
TDMxTD
~ ~
306
307
309
308
300
301
302
311
310
TDMxRCK
TDMxTFS (output)
TDMxTFS (input)
303
305
Valid
Receive
RX_DV
RXDn
RX_ER
803
804
clock
800
802
801
CRS_DV
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PDF描述
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參數(shù)描述
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