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參數(shù)資料
| 型號(hào)： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁(yè)數(shù)： | 367/424頁(yè) |
| 文件大?。?/td> | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 2
CPU Architecture
2 – 17
DD is set to “1” when executing a word-type load instruction to ACC and when executing a SDD
instruction.
DD is reset to “0” when executing a byte-type load instruction to ACC and when executing a RDD
instruction.
If DD is modified (set or reset) while executing a load instruction to ACC or a dedicated set or reset
instruction, and if the next instruction references DD, the modified DD will be referenced.
Since DD is assigned to PSW, DD can be overwritten by instructions other than those mentioned above.
In this case, if the next instruction references DD, it will reference the state of DD prior to modification. If
DD is to be used in this manner, insert a NOP instruction after the instruction that directly modifies the state
of DD.
Bit 11: Sign flag (S)
The sign flag is set to “1” if the MSB of the result of executing an arithmetic or logic instruction is “1”.
If the MSB of the result is "0", the sign flag is reset to “1”.
Bit 10: User flag 2 (F2)
Bit 6: User flag 1 (F1)
Bit 3: User flag 0 (F0)
These flags can be set to “1” or reset to “0” by instructions.
Bit 9: Overflow flag (OV)
The overflow flag is set to “1” if the result of executing an arithmetic instruction exceeds a range
expressed in 2’s compliment format (
128 to +127 for byte operations and 32,768 to +32,767 for word
operations). Otherwise the overflow flag is reset to “0”.
Bit 8: Master interrupt enable flag (MIE)
The master interrupt enable flag enables (“1”) or disables (“0”) all maskable interrupts.
During a maskable interrupt transfer cycle, after this flag is saved onto the system stack as part of PSW,
it is reset to “0”, and then restored by execution of a RTI instruction. If MIE is set to “1”, the generation
of all maskable interrupts is enabled from the next instruction. If reset to “0”, the generation of all
maskable interrupts is disabled from the next instruction.
Bit 7: Product-sum function bank flag (MAB)
The ML66517 family does not have the product-sum function. This can be utilized as a user flag.
Bit 5: Bank common base 1 (BCB1)
Bit 4: Bank common base 0 (BCB0)
Since the data memory space of the ML66517 family is configured with only segment 0, there is no need
to specify the common area, but the bits can be used as a user flag.
Bit 2: System control base 2 (SCB2)
Bit 1: System control base 1 (SCB1)
Bit 0: System control base 0 (SCB0)
These flags specify the pointing register (PR) set assigned to the fixed page area.
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