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參數(shù)資料
| 型號： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 152/424頁 |
| 文件大?。?/td> | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 10
3-Phase PWM Function
10 – 21
(8) 3-Phase Output Data Setting Buffer Register (OUT3BFR)
If the 3-phase PWM output pins (PWMU, PWMUB, PWMV, PWMVB, PWMW, and PWMWB) are
configured as level outputs, reset the corresponding bits to “0” to specify low-level output. Set the
corresponding bits to “1” to specify high-level output.
While the 3-phase PWM counter is halted, writing to OUT3BFR causes the same value to be
simultaneously and automatically written to the 3-phase output data setting register (OUT3R).
(9) 3-Phase PWM Interrupt Control Register (PW3INT)
With bit 3 (PC3CMIE), enable or disable interrupt requests generated when the 3-phase PWM counter
(PW3C) matches the 3-phase PWM cycle register (PW3CYR).
(10) 3-Phase Output Active Level Setting Register (ACL3R)
Reset to “0” the bits corresponding to each 3-phase output pin (PWMU, PWMUB, PWMV, PWMVB,
PWMW, and PWMWB) to specify “l(fā)ow active”.
(11) 3-Phase PWM Control Register 0 (PW3CON0)
Reset bit 0 (PW3MOD0) to “0” and set bit 1 (PW3MOD1) to “1” to select mode 3 as the operating mode of
the 3-phase PWM function. Set bit 2 (CRLD0) to “1” to specify that PW3nBFR (n = U, V, W) will be
loaded into PW3nR (n = U, V, W) when PW3C matches PW3CYR. If output pattern switching is to be
performed by software, reset bit 4 (WOTSEL) to “0”, or if to be performed by the compare-match signal,
set bit 4 (WOTSEL) to “1”. Set bit 5 (WOTE) to “1” to enable 3-phase PWM output.
If
INACT is to be used, enable or disable pin input with bit 6 (EINACTB).
(12) 3-Phase PWM Control Register 1 (PW3CON1)
Specify the count clock for the 3-phase PWM counter (PW3C) with bits 0 and 1 (PW3CK0, PW3CK1).
Reset bit 2 (PW3CSEL) to “0” to select the up-counter mode of the 3-phase PWM counter. Specify the
count clock for the dead time timers (DTMn: n = 1, 2, 3) with bits 5 and 6 (DTMCK0, DTMCK1).
The 3-phase PWM counter (PW3C) begins operation when bit 3 (PW3CRUN) is set to “1”. If reset to “0”,
counting is halted.
10.3.2.7 Settings for Compare Out Module of Capture/Compare Timer
Implement the following settings if the output pattern is to be switched by the compare-match signal from the
compare out module of the capture/compare timer.
(1) External Interrupt Control Register 1 (EXI1CON)
If the capture/compare timer is to be used, write 55H to EXI1CON.
(2) Compare Register (CMPR)
Set the count value at which, when matched by the count value of the free running counter, the
compare-match signal will be output
(3) Free Running Counter (FRC)
Write an arbitrary 16-bit value to set the initial value when the counter starts. Values can also be read from
and written to the FRC while counting is in progress.
(4) Free Running Counter Control Register (FRCON)
Specify the count clock for the free running counter with bits 0, 1, and 2 (FRCK0, FRCK1, and FRCK2).
The free running counter begins counting when bit 3 (FRRUN) is set to “1”. If reset to “0”, the counter is
halted.
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