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參數(shù)資料
| 型號： | MFR4300 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 201/266頁 |
| 文件大小： | 1443K |
| 代理商： | MFR4300 |
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FlexRay Module (FLEXRAYV2)
MFR4300 Data Sheet, Rev. 1
Freescale Semiconductor
201
3.4.20
Clock Domain Crossing
The Clock Domain Crossing module CDC implements the signal crossing from the CHI clock domain to
the PE clock domain and vice versa. The signal crossing logic is implemented as a three-stage pipe-line.
Two pipe-line stages are used for clock synchronization; the third stage is used for pulse generation.
3.4.20.1
Clock Domain Crossing Signal Latency
Due to the clock domain crossing implementation, each signal from the PE to the CHI is delayed by at least
two CHI clock cycles and by at most three CHI clock cycles. In terms of time, the signal latency time t
lat
for a given CHI frequency f
chi
is
Eqn. 3-26
3.5
Initialization Information
This section provides information for initializing and using the FlexRay module.
3.5.1
FlexRay Initialization Sequence
The full FlexRay module is reset with the hard reset. Additionally, the protocol engine is reset in the Stop
Mode and as a result of the RESET protocol command issued using the
Protocol Operation Control
Register (POCR)
.
The hard reset resets all internal registers and all registers in the FlexRay module memory map. The
protocol engine reset resets only the registers in the protocol engine. All registers in memory are not reset.
The following is an initialization sequence applicable to the FlexRay module after a hard reset
1. Configure FlexRay module
— set the control bits in the
Module Configuration Register (MCR)
2. Enable the FlexRay module
— set the MEN bit in the
Module Configuration Register (MCR)
— the FlexRay module enters the Normal Mode
3. Configure the Protocol Engine
— write the CONFIG command into the POCCMD field of the
Protocol Operation Control
Register (POCR)
— write to the PCR[0:31] registers to set all protocol parameters.
4. Configure the Message Buffers and FIFOs
— set the number of message buffers used and the message buffer segmentation in the
Message
Buffer Segment Size and Utilization Register (MBSSUTR)
— define the message buffer data size in the
Message Buffer Data Size Register (MBDSR)
— configure each message buffer by setting the configuration values in the
Message Buffer
Configuration, Control, Status Registers (MBCCSRn)
,
Message Buffer Cycle Counter Filter
Registers (MBCCFRn)
,
Message Buffer Frame ID Registers (MBFIDRn)
,
Message Buffer
Index Registers (MBIDXRn)
f
chi
-------
t
lat
f
chi
-------
≤
≤
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