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參數(shù)資料
| 型號(hào)： | MCIMX31DVMN5D |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 37/118頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU I.MX31 CONSUMR 473MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | i.MX31 |
| 核心處理器： | ARM11 |
| 芯體尺寸： | 32-位 |
| 速度： | 532MHz |
| 連通性： | 1 線，ATA，EBI/EMI，F(xiàn)IR，I²C，MMC/SD，PCMCIA，SIM，SPI，SSI，UART/USART，USB，USB OTG |
| 外圍設(shè)備： | DMA，LCD，POR，PWM，WDT |
| 程序存儲(chǔ)器類型： | ROMless |
| RAM 容量： | 16K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.22 V ~ 3.3 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 473-LFBGA |
| 包裝： | 托盤 |
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Electrical Characteristics
MCIMX31/MCIMX31L Technical Data, Rev. 4.3
Freescale Semiconductor
25
Figure 8. Write 1 Sequence Timing Diagram
Figure 9. Read Sequence Timing Diagram
4.3.5
ATA Electrical Specifications (ATA Bus, Bus Buffers)
This section discusses ATA parameters. For a detailed description, refer to the ATA specification.
The user needs to use level shifters for 3.3 Volt or 5.0 Volt compatibility on the ATA interface.
The use of bus buffers introduces delay on the bus and introduces skew between signal lines. These factors
make it difficult to operate the bus at the highest speed (UDMA-5) when bus buffers are used. If fast
UDMA mode operation is needed, this may not be compatible with bus buffers.
Another area of attention is the slew rate limit imposed by the ATA specification on the ATA bus.
According to this limit, any signal driven on the bus should have a slew rate between 0.4 and 1.2 V/ns with
a 40 pF load. Not many vendors of bus buffers specify slew rate of the outgoing signals.
When bus buffers are used, the ata_data bus buffer is special. This is a bidirectional bus buffer, so a
direction control signal is needed. This direction control signal is ata_buffer_en. When its high, the bus
should drive from host to device. When its low, the bus should drive from device to host. Steering of the
signal is such that contention on the host and device tri-state busses is always avoided.
Table 22. WR1/RD Timing Parameters
ID
Parameter
Symbol
Min
Typ
Max
Units
OW7
Write 1 / Read Low Time
tLOW1
15
s
OW8
Transmission Time Slot
tSLOT
60
117
120
s
OW9
Release Time
tRELEASE
15
—
45
s
OW7
OW8
1-Wire bus
(BATT_LINE)
OW7
OW8
OW9
1-Wire bus
(BATT_LINE)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
| MCIMX31DVMN5DR2 | 功能描述:處理器 - 專門應(yīng)用 2.0.1 CONSUMER FULL RoHS:否 制造商:Freescale Semiconductor 類型:Multimedia Applications 核心:ARM Cortex A9 處理器系列:i.MX6 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:1 GHz 指令/數(shù)據(jù)緩存: 數(shù)據(jù) RAM 大小:128 KB 數(shù)據(jù) ROM 大小: 工作電源電壓: 最大工作溫度:+ 95 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:MAPBGA-432 |
| MCIMX31L | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Multimedia Applications Processors |
| MCIMX31LC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Multimedia Applications Processors for Industrial and Automotive Products |
| MCIMX31LCJKN5D | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Multimedia Applications Processors |
| MCIMX31LCJMN4D | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Multimedia Applications Processors for Industrial and Automotive Products |
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