Sampling is executed at the falling edge of the sampling clock*" />
參數(shù)資料
型號： MB95F564KPF-G-JNE2
廠商： Fujitsu Semiconductor America Inc
文件頁數(shù)： 54/84頁
文件大?。?/td> 0K
描述： IC MCU 8BIT 20KB FLASH 20TSSOP
標準包裝： 1,225
系列： 8FX MB95560H
核心處理器： F²MC-8FX
芯體尺寸： 8-位
速度： 16MHz
連通性： LIN，UART/USART
外圍設備： LVD. POR，PWM，WDT
輸入/輸出數(shù)： 17
程序存儲器容量： 20KB（20K x 8）
程序存儲器類型： 閃存
RAM 容量： 496 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 6x8/10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-SOIC（0.295"，7.50mm 寬）
包裝： 托盤
其它名稱： 865-1239
MB95560H/570H/580H Series
58
DS702-00010-2v0-E
Sampling is executed at the falling edge of the sampling clock*1, and serial clock delay is disabled*2.
(ESCR register: SCES bit = 1, ECCR register: SCDE bit = 0)
(VCC = 5.0 V
± 10%, VSS = 0.0 V, TA = 40°C to + 85°C)
*1: There is a function used to choose whether the sampling of reception data is performed at a rising edge or
a falling edge of the serial clock.
*2: The serial clock delay function is a function used to delay the output signal of the serial clock for half the clock.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin:
CL = 80 pF
+ 1 TTL
5 tMCLK*3
—ns
SCK
↑→ SOT delay time
tSHOVI
SCK, SOT
50
+ 50
ns
Valid SIN
→ SCK ↓
tIVSLI
SCK, SIN
tMCLK*3
+ 80
—
ns
SCK
↓→ valid SIN hold time
tSLIXI
SCK, SIN
0
—
ns
Serial clock “H” pulse width
tSHSL
SCK
External clock
operation output pin:
CL = 80 pF
+ 1 TTL
3 tMCLK*3
tR
—ns
Serial clock “L” pulse width
tSLSH
SCK
tMCLK*3
+ 10
—
ns
SCK
↑→ SOT delay time
tSHOVE
SCK, SOT
—
2 tMCLK*3
+ 60 ns
Valid SIN
→ SCK ↓
tIVSLE
SCK, SIN
30
—
ns
SCK
↓→ valid SIN hold time
tSLIXE
SCK, SIN
tMCLK*3
+ 30
—
ns
SCK fall time
tF
SCK
—
10
ns
SCK rise time
tR
SCK
—
10
ns
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