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參數(shù)資料
| 型號： | MB95F263KPF-G-SNE2 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁數(shù)： | 8/87頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 8BIT 12KB FLASH 20SOP |
| 標(biāo)準(zhǔn)包裝： | 1,325 |
| 系列： | 8FX MB95260H |
| 核心處理器： | F²MC-8FX |
| 芯體尺寸： | 8-位 |
| 速度： | 16MHz |
| 連通性： | LIN，SIO，UART/USART |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器容量： | 12KB（12K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 496 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 6x8/10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-SOIC（0.295"，7.50mm 寬） |
| 包裝： | 托盤 |
| 其它名稱： | 865-1210 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁當(dāng)前第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁
19
32054F–AVR32–09/09
AT32AP7002
Figure 6-2.
The AVR32 AP Pipeline
.The follwing abbreviations are used in the figure:
IF1, IF2 - Instruction Fetch stage 1 and 2
ID - Instruction Decode
IS - Instruction Issue
A1, A2 - ALU stage 1 and 2
M1, M2 - Multiply stage 1 and 2
DA - Data Address calculation stage
D - Data cache access
WB - Writeback
6.2.2
AVR32B Microarchitecture Compliance
AVR32 AP implements an AVR32B microarchitecture. The AVR32B microarchitecture is tar-
geted at applications where interrupt latency is important. The AVR32B therefore implements
dedicated registers to hold the status register and return address for interrupts, exceptions and
supervisor calls. This information does not need to be written to the stack, and latency is there-
fore reduced. Additionally, AVR32B allows hardware shadowing of the registers in the register
file.
The scall, rete and rets instructions use the dedicated return status registers and return address
registers in their operation. No stack accesses are performed by these instructions.
6.2.3
Java Support
AVR32 AP provides Java hardware acceleration in the form of a Java Virtual Machine hardware
implementation. Refer to the AVR32 Java Technical Reference Manual for details.
6.2.4
Memory management
AVR32 AP implements a full MMU as specified by the AVR32 architecture. The page sizes pro-
vided are 1K, 4K, 64K and 1M. A 32-entry fully-associative common TLB is implemented, as well
as a 4-entry micro-ITLB and 8-entry micro-DTLB. Instruction and data accesses perform lookups
in the micro-TLBs. If the access misses in the micro-TLBs, an access in the common TLB is per-
formed. If this access misses, a page miss exception is issued.
IF2
ID
IS
A1
M1
M2
D
WB
Prefetch unit
Decode unit
ALU pipe
Multiply pipe
Load-store
pipe
DA
A2
IF1
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