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參數(shù)資料
| 型號： | MB95F263KPF-G-SNE2 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁數(shù)： | 71/87頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 12KB FLASH 20SOP |
| 標(biāo)準(zhǔn)包裝： | 1,325 |
| 系列： | 8FX MB95260H |
| 核心處理器： | F²MC-8FX |
| 芯體尺寸： | 8-位 |
| 速度： | 16MHz |
| 連通性： | LIN，SIO，UART/USART |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器容量： | 12KB（12K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 496 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 6x8/10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-SOIC（0.295"，7.50mm 寬） |
| 包裝： | 托盤 |
| 其它名稱： | 865-1210 |
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dsPIC30F2010
DS70118J-page 78
2011 Microchip Technology Inc.
13.7
QEI Module Operation During CPU
Idle Mode
Since the QEI module can function as a quadrature
encoder interface, or as a 16-bit timer, the following
section describes operation of the module in both
modes.
13.7.1
QEI OPERATION DURING CPU IDLE
MODE
When the CPU is placed in the Idle mode, the QEI
module
will
operate
if
the
QEISIDL
bit
(QEICON<13>) = 0. This bit defaults to a logic ‘0’
upon executing POR and BOR. For halting the QEI
module during the CPU Idle mode, QEISIDL should be
set to ‘1’.
13.7.2
TIMER OPERATION DURING CPU
IDLE MODE
When the CPU is placed in the Idle mode and the QEI
module is configured in the 16-bit Timer mode, the
16-bit timer will operate if the QEISIDL bit (QEI-
CON<13>) = 0. This bit defaults to a logic ‘0’ upon
executing POR and BOR. For halting the timer module
during the CPU Idle mode, QEISIDL should be set
to ‘1’.
If the QEISIDL bit is cleared, the timer will function
normally, as if the CPU Idle mode had not been
entered.
13.8
Quadrature Encoder Interface
Interrupts
The quadrature encoder interface has the ability to
generate an interrupt on occurrence of the following
events:
Interrupt on 16-bit up/down position counter
rollover/underflow
Detection of qualified index pulse, or if CNTERR
bit is set
Timer period match event (overflow/underflow)
Gate accumulation event
The QEI interrupt flag bit, QEIIF, is asserted upon
occurrence of any of the above events. The QEIIF bit
must be cleared in software. QEIIF is located in the
IFS2 status register.
Enabling an interrupt is accomplished via the respec-
tive enable bit, QEIIE. The QEIIE bit is located in the
IEC2 Control register.
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PDF描述 |
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