參數(shù)資料
型號： M30853FWTGP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁數(shù)： 260/542頁
文件大?。?/td> 3577K
代理商： M30853FWTGP
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R
22. Intelligent I/O (Communication Function)
)
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8
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C
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3
M
(
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G
5
8
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C
2
3
M
Table 22.14 Clock Settings (Communication Unit 1)
Transfer Clock(3)
G1MR Register
CCS Register
CKDIR Bit
CCS2 Bit
CCS3 Bit
fBT1
00
0
2(
n+2)
f8
01
1
f2n(2)
00
1
Input from ISCLK1
1
-
n: Setting value of the G1PO0 register, 000116 to FFFD16
NOTES:
1. The transfer clock is generated in phase-delayed waveform output mode of the channel 3 waveform
generating function.
2. The CNT3 to CNT0 bits in the TCSPR register select no division (
n=0) or divide-by-2n (n=1 to 15).
3. The transfer clock must be fBT1 divided by six or more.
Table 22.15 Register Settings in Clock Synchronous Serial I/O Mode (Communication Units 0 and 1)
Register
Bit
Function
Communication Unit 1
Communication Unit 0
CCS
CCS1, CCS0
Setting not required when using only
Select transfer clock
communication unit 1
CCS3, CSS2
Select transfer clock
Setting not required when using only
G1BCR0(2)
BCK1, BCK0
Set to "112" (f1)
communication unit 0
DIV4 to DIV0
Select divide ratio of count source
IT
Set to "0"
G1BCR1(2)
7 to 0
Set to "0001 00102"
G1POCR0(2)
7 to 0
Set to "0000 01112"
G1POCR1(2)
7 to 0
Set to "0000 01112"
G1POCR3(2)
MOD2 to MOD0
Set to "0102"(1)
IVL
Select default output value of ISCLKi(1)
RLD
Set to "0"
INV
Select whether ISCLKi puts in an
inversed signal or not(1)
G1PO0(2)
15 to 0
Set bit rate
= transfer clock
frequency
G1PO3(2)
15 to 0
Set to a value smaller than the G1PO0
register(1)
G1FS(2)
FSC3,FSC1,FSC0 Set to "0"(1)
G1FE(2)
IFE3,IFE1,IFE0
Set to "1"(1)
GiERC
7 to 0
Set to "0010 00002"
GiMR
GMD1, GMD0
Set to "012"
CKDIR
Select the internal clock or external clock
STPS
Set to "0"
UFORM
Select either LSB first or MSB first
IRS
Select how the transmit interrupt is generated
GiCR
TI
Transmit buffer empty flag
TXEPT
Transmit register empty flag
RI
Receive complete flag
TE
Set to "1" to enable transmission and reception
RE
Set to "1" to enable reception
IPOL
Select ISRxDi input polarity (usually set to "0")
OPOL
Select ISTxDi output polarity (usually set to "0")
GiTB
–
Write data to be transmitted
GiRB
–
Received data and error flag are stored
i = 0 to 1
NOTES:
1. The CKDIR bit in the GiMR register is set to "0" (internal clock).
2. These registers must be set, when f8 or f2n is selected as transfer clock source notwithstanding.
fBT1
2 x (setting value + 2)
(1)
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PDF描述
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