參數(shù)資料
型號： M30245MC-XXXGP
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁數(shù)： 39/268頁
文件大?。?/td> 2520K
代理商： M30245MC-XXXGP
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M30245 Group
Serial Communication
Rev.2.00
Oct 16, 2006
page 131 of 264
REJ03B0005-0200
Figure 1.93. Serial I/O-related registers (5)
Bit Symbol
Function
R W
Symbol
UiSMR3 (i = 0 to 3)
Address
03A5
16, 0365 16, 0335 16, 0325 16
UARTi special mode register 3 (i= 0 to 3)
Note 1: Set SS function after setting CTS/RTS disable bit (bit 4 of UARTi transfer/receive control register 0)
Note 2: Only "0" may be written.
Note 3: These bits are used for SDAi (TxDi) output digital delay when using UARTi for I2C interface.
Otherwise, set these to "000".
Note 4: The amount of delay varies with the load on SCLi and SDAi pins. Also, when external clock
is selected, delay is increased by approximately 100ns.
When reset
00
16
Bit Name
SSE
CKPH
DINC
NODC
ERR
DL0
DL1
DL2
SS port function enable bit
(Note 1)
Clock phase set bit
Serial input port set bit
Clock output select bit
Fault error flag
SDA (TxDi) digital delay
time set bit (Notes 3,4)
0 : SS function disabled
1 : SS function enabled
0 : No clock delay
1 : Clock delay
0 : Select TxDi and RxDi (master mode)
1 : Select STxDi and SRxDi (slave mode)
0 : CLKi is CMOS output
1 : CLKi is N-channel open drain output
0 : No fault error
1 : Fault error (Note 2)
0 0 0 : No delay
0 0 1 : 1 to 2-cycle of UiBRG count source
0 1 0 : 2 to 3-cycle of UiBRG count source
0 1 1 : 3 to 4-cycle of UiBRG count source
1 0 0 : 4 to 5-cycle of UiBRG count source
1 0 1 : 5 to 6-cycle of UiBRG count source
1 1 0 : 6 to 7-cycle of UiBRG count source
1 1 1 : 7 to 8-cycle of UiBRG count source
O
b7 b6 b5
Bit Symbol
Function
R W
Symbol
UiSMR4 (i = 0 to 3)
Address
03A4
16, 0364 16, 0334 16, 0324 16
UARTi special mode register 4 (i= 0 to 3)
When reset
00
16
Bit Name
STAREQ
RSTAREQ
STPREQ
STSPSEL
ACKD
ACKC
SCLHI
Start condition generate
bit (Note 1)
Restart condition
generate bit (Note 1)
Stop condition generate bit
(Note 1)
SCL, SDA output select bit
ACK data bit
ACK data output enable bit
SCL output stop enable bit
0 : Clear
1 : Start
0 : Clear
1 : Start
0 : Clear
1 : Start
0 : Ordinal block
1 : Start/stop condition generate block
0 : ACK
1 : NACK
0 : SI /O data output
1 : ACKD output
0 : Disabled
1 : Enabled
O
Note 1: These bits automatically become "0" when a start condition is generated.
Note 2: This bit is unavailable when SCLi is external clock.
b7
b0
b1
b2
b3
b4
b5
b6
b7
b0
b1
b2
b3
b4
b5
b6
to "1".
SWC9
SCL waitt output bit 3
(Note 2)
0 : SCL "L" hold disabled
1 : SCL "L" hold enabled
O
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PDF描述
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