參數(shù)資料
型號： LFXP2-17E-7F484C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 420 MHz, PBGA484
封裝： 23 X 23 MM, FPBGA-484
文件頁數(shù)： 69/92頁
文件大?。?/td> 1701K
代理商： LFXP2-17E-7F484C
3-27
DC and Switching Characteristics
Lattice Semiconductor
LatticeXP2 Family Data Sheet
sysCLOCK PLL Timing
Over Recommended Operating Conditions
Parameter
Description
Conditions
Min.
Typ.
Max.
Units
fIN
Input Clock Frequency (CLKI, CLKFB)
10
—
435
MHz
fOUT
Output Clock Frequency (CLKOP,
CLKOS)
10
—
435
MHz
fOUT2
K-Divider Output Frequency
CLKOK
0.078
—
217.5
MHz
CLKOK2
3.3
—
145
MHz
fVCO
PLL VCO Frequency
435
—
870
MHz
fPFD
Phase Detector Input Frequency
10
—
435
MHz
AC Characteristics
tDT
Output Clock Duty Cycle
Default duty cycle selected
3
45
50
55
%
tCPA
Coarse Phase Adjust
-5
0
5
%
tPH
4
Output Phase Accuracy
-5
0
5
%
tOPJIT
1
Output Clock Period Jitter
fOUT > 400 MHz
—
±50
ps
100 MHz < fOUT < 400 MHz
—
±125
ps
fOUT < 100 MHz
—
0.025
UIPP
tSK
Input Clock to Output Clock Skew
N/M = integer
—
±240
ps
tOPW
Output Clock Pulse Width
At 90% or 10%
1
—
ns
tLOCK
2
PLL Lock-in Time
25 to 435 MHz
—
50
s
10 to 25 MHz
—
100
s
tIPJIT
Input Clock Period Jitter
—
±200
ps
tFBKDLY
External Feedback Delay
—
10
ns
tHI
Input Clock High Time
90% to 90%
0.5
—
ns
tLO
Input Clock Low Time
10% to 10%
0.5
—
ns
tR / tF
Input Clock Rise/Fall Time
10% to 90%
—
1
ns
tRSTKW
Reset Signal Pulse Width (RSTK)
10
—
ns
tRSTW
Reset Signal Pulse Width (RST)
500
—
ns
1. Jitter sample is taken over 10,000 samples of the primary PLL output with clean reference clock.
2. Output clock is valid after tLOCK for PLL reset and dynamic delay adjustment.
3. Using LVDS output buffers.
4. Relative to CLKOP.
Timing v. A 0.12
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PDF描述
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