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參數(shù)資料
| 型號： | LFSCM3GA80EP1-6FCN1704C |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 308 CLBS, 80000 GATES, 1000 MHz, CBGA1704 |
| 封裝： | 42.5 X 42.5 MM, LEAD FREE, CERAMIC, FCBGA-1704 |
| 文件頁數(shù)： | 163/243頁 |
| 文件大?。?/td> | 2674K |
| 代理商： | LFSCM3GA80EP1-6FCN1704C |
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2-22
Architecture
Lattice Semiconductor
LatticeSC/M Family Data Sheet
Tristate Register Block
The tristate register block provides the ability to register tri-state control signals from the core of the device before
they are passed to the PURESPEED I/O buffers. The block contains a register for SDR operation and a group of
three registers for DDR and shift register operation. The output signal tri-state control signal (TO) can be derived
directly from one of the inputs (bypass mode), the SDR shift register, the DDR registers or the data associated with
the buffer (for open drain emulation). Figure 2-24 shows the diagram of the Tristate Register Block.
Tristate SDR Register/Latch Block
The SDR register operates on the positive edge of the high-speed clock. In it has a variety of programmable
options for set/reset including, set or reset, asynchronous or synchronous Local Set Reset LSR and Global Set
Reset GSR enable or disable. The register LSR input is driven from LSRO, which is generated from the PIO control
MUX. The GSR input is driven from the GSR output of the PIO control MUX, which allows the global set-reset to be
disabled on a PIO basis.
Tristate DDR/Shift Register Block
The DDR/Shift block is shared with the output block allowing DDR support using the high-speed clock and the
associated transfer from the low-speed clock domain. It functions as a gearbox allowing low–speed parallel data
from the FPGA fabric to provide a high-speed tri-state control stream.
There is a special mode for DDR-II memory interfaces where the termination is controlled by the output tristate sig-
nal. During WRITE cycle when the FPGA is driving the lines, the parallel terminations are turned off. During READ
cycle when the FPGA is receiving data, the parallel terminations are turned on.
Figure 2-24. Tristate Register Block
1
I/O Architecture Rules
Table 2-6 shows the PIO usage for x1, x2, x4 gearing. The checkmarks in the columns show the specific PIOs that
are used for each gearing mode. When using x2 or x4 gearing, any PIO which is not used for gearing can still be
used as an output.
DDR/Shift Register Block2
DDR
DDR + half clock
HCLKOUT
LCLKOUT
From
Routing
TO
(To PURESPEED
I/O Buffer)
From
Control
MUX
From Output
OPOS1
VCC
GND
TD
ONEG1
Notes:
1. CE, Update, Set and Reset not shown for clarity.
2. DDR/Shift Register Block shared with output register block.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFSC3GA15E-6FN256I | |
| LFSCM3GA40EP1-5FFN1020I | |
| LFXP2-40E-6FN484I | |
| LFXP2-17E-7F484C | |
| LFXP20E-3FN484C | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| LFSCM3GA80EP1-6FF1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA80EP1-6FF1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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