- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄299403 > LFSCM3GA80EP1-6FCN1704C (LATTICE SEMICONDUCTOR CORP) PDF資料下載
參數(shù)資料
| 型號： | LFSCM3GA80EP1-6FCN1704C |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 308 CLBS, 80000 GATES, 1000 MHz, CBGA1704 |
| 封裝： | 42.5 X 42.5 MM, LEAD FREE, CERAMIC, FCBGA-1704 |
| 文件頁數(shù)： | 157/243頁 |
| 文件大?。?/td> | 2674K |
| 代理商： | LFSCM3GA80EP1-6FCN1704C |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁當(dāng)前第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁
2-20
Architecture
Lattice Semiconductor
LatticeSC/M Family Data Sheet
Figure 2-21. Input DDR/Shift Register Block
Output Register Block
The output register block provides the ability to register signals from the core of the device before they are passed
to the PURESPEED I/O buffers. The block contains a register for SDR operation and a group of registers for DDR
and shift register operation. The output signal (DO) can be derived directly from one of the inputs (bypass mode),
the SDR register or the DDR/shift register block. Figure 2-22 shows the diagram of the Output Register Block.
Output SDR Register/Latch Block
The SDR register operates on the positive edge of the high-speed clock. It has clock enable that is driven by the
clock enable output signal generated by the control MUX. In addition it has a variety of programmable options for
set/reset including, set or reset, asynchronous or synchronous Local Set Reset LSR (LSR has precedence over
CE) and Global Set Reset GSR enable or disable. The register LSR input is driven from LSRO, which is generated
from the PIO control MUX. The GSR inputs is driven from the GSR output of the PIO control MUX, which allows the
global set-reset to be disabled on a PIO basis.
Output DDR/Shift Block
The DDR/Shift block contains registers and associated logic that support DDR and shift register functions using the
high-speed clock and the associated transfer from the low-speed clock domain. It functions as a gearbox allowing
low-speed parallel data from the FPGA fabric be output as a higher speed serial stream. Each PIO supports DDR
and x2 shift functions. If desired PIOs A and B or C and D can be combined to form x4 shift functions. Figure 2-22
shows a simplified block diagram of the shift register block.
Data Input
(From Delay Block)
HCLKIN
LCLKIN
POS Update
IPOS0
(Can act as IPOS2
when paired)
IPOS1
(Can act as IPOS3
when paired)
INEG0
(Can act as INEG2
when paired)
INEG1
(Can act as INEG3
when paired)
NEG Update
Used for DDR with
Half Clock Transfer
To paired PIO
for wide muxing
To paired PIO
for wide muxing
Bypass used for DDR
From paired PIO
for wide muxing
From paired PIO
for wide muxing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFSC3GA15E-6FN256I | |
| LFSCM3GA40EP1-5FFN1020I | |
| LFXP2-40E-6FN484I | |
| LFXP2-17E-7F484C | |
| LFXP20E-3FN484C | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFSCM3GA80EP1-6FCN1704I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 904 I/O MACOSERDES 1.2V -6I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA80EP1-6FF1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA80EP1-6FF1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA80EP1-6FF1704C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 904 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA80EP1-6FF1704I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 904 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。