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參數(shù)資料
| 型號： | IDT79RC32T351-133DH |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/42頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT CORE 133MHZ 208-QFP |
| 產(chǎn)品變化通告： | Product Discontinuation 07/Dec/2009 |
| 標準包裝： | 24 |
| 系列： | Interprise™ |
| 處理器類型： | RISC 32-位 |
| 速度： | 133MHz |
| 電壓： | 2.5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 79RC32T351-133DH |
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May 25, 2004
IDT 79RC32351
Figure 7 Warm Reset AC Timing Waveform
Active
Deasserted
Active
CLKP
COLDRSTN
RSTN
MDATA[31:0]
Mem Control Signals
>= 4096 CLKP clock cycles
OR
>= 64 CLKP clock cycles
*
>= 4096 CLKP clock cycles
OR
>= 64 CLKP clock cycles
*
(RSTN ignored during this period
to allow pull-up to drive signal high)
* Selection of 4096 or 64 cycles is selected by the boot configuration vector (fast reset).
1.
Warm reset condition caused by either RSTN asserted, write to reset register, or bus transaction timer time-out. The RC32351 asserts RSTN out-
put low in response.
2.
The RC32351 tri-states the data bus, MDATA[31:0], and deasserts all memory control signals, such as RASN, CASN, RWN, OEN, etc.
3.
The RC32351 deasserts RSTN.
4.
The RC32351 starts driving the data bus, MDATA[31:0], again, but does not sample the RSTN input.
5.
CPU begins executing by taking a MIPS soft reset exception and also starts sampling the RSTN input again.
FFFF_FFFF
12
3
4
5
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PDF描述 |
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