參數(shù)資料
型號： EP20K60EFC324
廠商： ALTERA CORP
元件分類： PLD
英文描述： LOADABLE PLD, PBGA324
封裝： 19 X 19 MM, 1 MM PITCH, FINE LINE, BGA-324
文件頁數(shù)： 101/114頁
文件大?。?/td> 4116K
代理商： EP20K60EFC324
IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-73
Timing Characteristics
1.5 V DC Core Voltage
Table 2-94 RAM4K9
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std. Units
tAS
Address setup time
0.83
ns
tAH
Address hold time
0.16
ns
tENS
REN_B, WEN_B setup time
0.81
ns
tENH
REN_B, WEN_B hold time
0.16
ns
tBKS
BLK_B setup time
1.65
ns
tBKH
BLK_B hold time
0.16
ns
tDS
Input data (DI) setup time
0.71
ns
tDH
Input data (DI) hold time
0.36
ns
tCKQ1
Clock HIGH to new data valid on DO (output retained, WMODE = 0)
3.53
ns
Clock HIGH to new data valid on DO (flow-through, WMODE = 1)
3.06
ns
tCKQ2
Clock HIGH to new data valid on DO (pipelined)
1.81
ns
tC2CWWL
Address collision clk-to-clk delay for reliable write after write on same address;
applicable to closing edge
0.23
ns
tC2CRWH
Address collision clk-to-clk delay for reliable read access after write on same address;
applicable to opening edge
0.35
ns
tC2CWRH
Address collision clk-to-clk delay for reliable write access after read on same address;
applicable to opening edge
0.41
ns
tRSTBQ
RESET_B LOW to data out LOW on DO (flow-through)
2.06
ns
RESET_B LOW to data out LOW on DO (pipelined)
2.06
ns
tREMRSTB
RESET_B removal
0.61
ns
tRECRSTB
RESET_B recovery
3.21
ns
tMPWRSTB
RESET_B minimum pulse width
0.68
ns
tCYC
Clock cycle time
6.24
ns
FMAX
Maximum frequency
160
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相關(guān)PDF資料
PDF描述
EP20K60EFC484-1 LOADABLE PLD, PBGA484
EP20K60EFC484-2 LOADABLE PLD, PBGA484
EP20K60EFC484-3 LOADABLE PLD, PBGA484
EP20K60EFC484 LOADABLE PLD, PBGA484
EP20K60EFC672-1 LOADABLE PLD, PBGA672
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP20K60EFC324-1 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K60EFC324-1ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K60EFC324-1N 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K60EFC324-1X 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K60EFC324-2 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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