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參數(shù)資料
| 型號： | DS3106LN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 7/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 160 |
| 類型： | 定時卡 IC，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum，電信 |
| 輸入： | CMOS，TTL |
| 輸出： | CMOS，LVDS，LVPECL，TTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 312.5MHz |
| 電源電壓： | 1.62 V ~ 1.98 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設備封裝： | 64-LQFP（10x10） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS3106
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local oscillator clock. The MCLKFREQ field in registers MCLK1 and MCLK2 specifies the frequency adjustment to
be applied. The adjust can be from -771ppm to +514ppm in 0.0196229ppm (i.e., ~0.02ppm) steps.
7.4
Input Clock Configuration
The DS3106 has two input clocks: IC3 and IC4. Table 7-1 provides summary information about each clock,
including signal format and available frequencies. The device tolerates a wide range of duty cycles on input clocks,
out to a minimum high time or minimum low time of 3ns or 30% of the clock period, whichever is smaller.
7.4.1 Signal Format Configuration
Both IC3 and IC4 accept TTL and 3.3V CMOS levels. One key configuration bit that affects the available
frequencies is the SONSDH bit in MCR3. When SONSDH = 1 (SONET mode), the 1.544MHz frequency is
available. When SONSDH = 0 (SDH mode), the 2.048MHz frequency is available. During reset the default value of
this bit is latched from the SONSDH pin.
Table 7-1. Input Clock Capabilities
INPUT CLOCK
SIGNAL
FORMATS
FREQUENCIES
(MHz)
DEFAULT FREQUENCY
IC3
CMOS/TTL
Up to 125
Determined by IPF[2:0] and SONSDH pins, see Table 7-2.
IC4
CMOS/TTL
Up to 125
Determined by IPF[2:0] and SONSDH pins, see Table 7-2.
Note 1: Available frequencies for CMOS/TTL input clocks are: 2kHz, 4kHz, 8kHz, 1.544MHz (SONET mode), 2.048MHz (SDH mode),
6.312MHz, 6.48MHz, 19.44MHz, 25.0MHz, 25.92MHz, 38.88MHz, 51.84MHz, 62.5MHz, 77.76MHz, and any multiple of 2kHz up to 125MHz.
Table 7-2. Input Clock Default Frequency Configuration
IPF[2:0]
SONSDH
DEFAULT FREQUENCY,
LOCK MODE
000
X
8kHz, direct lock
001
0
2.048MHz, direct lock
001
1
1.544MHz, direct lock
010
X
6.48MHz, direct lock
011
X
19.44MHz, direct lock
100
X
25.92MHz, direct lock
101
X
38.88MHz, direct lock
110
X
51.84MHz, direct lock
111
X
77.76MHz, direct lock
7.4.2 Frequency Configuration
Input clock frequencies are configured in the FREQ field of the ICR registers. The DIVN and LOCK8K bits of these
same registers specify the locking frequency mode, as shown in Table 7-3.
Table 7-3. Locking Frequency Modes
DIVN
LOCK8K
LOCKING FREQUENCY
MODE
0
Direct Lock
0
1
LOCK8K
1
0
DIVN
1
Alternate Direct Lock
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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