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參數(shù)資料
| 型號： | DS26303LN-75+A3 |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 15/101頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU E1/T1/J1 3.3V 144-ELQFP |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 類型： | 線路接口裝置（LIU） |
| 驅動器/接收器數(shù)： | 8/8 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP 裸露焊盤 |
| 供應商設備封裝： | 144-LQFP 裸露焊盤 |
| 包裝： | 托盤 |
| 其它名稱： | 90-26303+7N3 |
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DS26303: 3.3V, T1/E1/J1, Short-Haul, Octal Line Interface Unit
20 of 101
4.1
Hardware and Host Port Operation
4.1.1
Hardware Mode
The DS26303 supports a hardware configuration mode that allows the user to configure the device through setting
levels on the device’s pins. This mode allows the configuration of the DS26303 without the use of a
microprocessor. Not all of the device features are supported in the hardware mode. To see all available options for
this hardware mode, see the pin descriptions in Table 4-1.
Table 4-2 provides two basic examples of configurations available in hardware mode by setting pins.
Table 4-2. Hardware Mode Configuration Examples
STANDARD MODE CONFIGURATION
PIN NAME,
HARDWARE
MODE
T1
E1
NOTES
TTIP[8:1]
Output
—
TRING[8:1]
Output
—
RTIP[8:1]
Input
—
RRING[8:1]
Input
—
TPOS[8:1]
Input
—
TNEG[8:1]
Input
—
TCLK[8:1]
Input: 1.544MHz
Input: 2.048MHz
—
RPOS[8:1]
Output
—
RNEG[8:1]
Output
—
RCLK[8:1]
Output: 1.544MHz
Output: 2.048MHz
—
MCLK
Input: 1.544MHz
Input: 2.048MHz
Used as recovery clock.
RLOS[8:1]
Output
Meets T1.231 and ITU-T G.775.
MODESEL
0
Low for hardware mode.
TIMPRM
0
(Part number ends in -75)
100
Ω for T1 mode/75Ω E1 mode.
CODE
1
AMI encoding/decoding.
JAS
N.C.: Pulled to VDDIO/2
Jitter attenuator is not used.
TS[2:0]
111
000
Set template T1 (655ft)-100
Ω/E1-75Ω.
RIMPOFF
0
Receive impedance should default to
on.
INTB
N.C.
Not used in hardware mode.
LP[8:1]
N.C.: Pulled to VDDIO/2
Internally pulled to VDDIO/2.
RIMPMS
0
Internal impedance mode selected.
GMC[3:0]
0000
No monitoring enabled.
OE
1
All TTIPn and TRINGn outputs are
enabled.
CLKE
0
RPOSn/RNEGn are clocked on rising
edge.
JTRSTB
Input, Pulled Up
JTAG.
JTMS
Input
—
JTCLK
Input
—
JTDO
Output, High-Z
—
JTDI
Input, Pulled Up
—
RSTB
Input, Pullup
Reset.
CLKA
N.C.
Not available in hardware node.
PIN 94
N.C.
—
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