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參數(shù)資料
| 型號(hào)： | DS2151Q |
| 廠商： | DALLAS SEMICONDUCTOR |
| 元件分類(lèi)： | Digital Transmission Controller |
| 英文描述： | DATACOM, FRAMER, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁(yè)數(shù)： | 46/47頁(yè) |
| 文件大?。?/td> | 413K |
| 代理商： | DS2151Q |
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MAX1464
Low-Power, Low-Noise Multichannel
Sensor Signal Processor
8
Maxim Integrated
TIMING CHARACTERISTICS
(VDDF = VDD = 4.5V to 5.5V, VSSF = VSS = 0V, fCLK = 4.0MHz, TA = TMIN to TMAX. Typical values are at VDDF = VDD = 5.0V, VSSF = VSS = 0V,
TA = +25°C, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Programming Temperature
TPROG
125
°C
Internal Oscillator Clock
Frequency
fICLK
OSC[4:0] = 00000
3.3
4.15
5.3
MHz
Min
0.2
External Clock Frequency
fECLK
VCKSEL = 0
Max
5
MHz
External Master Clock Input Low
Time
fECLKIN_LO
tECLK = 1 / fECLK
40
60
%
tECLK
External Master Clock Input High
Time
fECLKIN_HI
tECLK = 1 / fECLK
40
60
%
tECLK
SERIAL INTERFACE (Figure 1)
SCLK Setup to Falling Edge
CS
tSC
30
ns
CS Falling Edge to SCLK Rising
Edge Setup Time
tCSS
30
ns
CS Idle Time
tCSI
fCLK = 4MHz
1.5
s
CS Period
tCS
fCLK = 4MHz
4
s
SCLK Falling Edge to Data Valid
Delay
tDO
CLOAD = 200pF
80
ns
Data Valid to SCLK Rising Edge
Setup Time
tDS
30
ns
Data Valid to SCLK Rising Edge
Hold Time
tDH
30
ns
SCLK High Pulse Width
tCH
100
ns
SCLK Low Pulse Width
tCL
100
ns
CS Rising Edge to SCLK Rising
Edge Hold Time
tCSH
30
ns
CS Falling Edge to Output
Enable
tDV
CLOAD = 200pF
25
ns
CS Rising Edge to Output
Disable
tTR
CLOAD = 200pF
25
ns
相關(guān)PDF資料 |
PDF描述 |
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