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參數(shù)資料
| 型號： | DAC5674IPHPG4 |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 16/39頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 14BIT 400MSPS 48-HTQFP |
| 產(chǎn)品培訓(xùn)模塊： | Data Converter Basics |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | CommsDAC™ |
| 設(shè)置時間： | 20ns |
| 位數(shù)： | 14 |
| 數(shù)據(jù)接口： | 并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 電壓電源： | 模擬和數(shù)字 |
| 功率耗散（最大）： | 550mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-HTQFP（7x7） |
| 包裝： | 托盤 |
| 輸出數(shù)目和類型： | 2 電流，單極 |
| 采樣率（每秒）： | 400M |
| 配用： | 296-30860-ND - EVAL MODULE FOR DAC5674 |
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DAC5674
SLWS148A SEPTEMBER 2003 REVISED OCTOBER 2005
www.ti.com
23
The amplitudes in Figure 24 are typical values and vary by a few dB across different parts, supply voltages,
and temperatures. Figure 23 and Figure 24 can be used to estimate the non-harmonic clock-related spurious
signals. Take the example for using the DAC5674 in external-clock mode, fDAC = 400 MHz, 4× interpolation,
and IF = 30 MHz. Figure 23 and Figure 24a predict the spurious signals shown in Table 6. The resulting spurs
are at 170 MHz at 38 dBc, 130 MHz at 45 dBc, and 70 MHz at 43 dBc.
Table 6. Predicted Frequency and Amplitude for FDAC 400 MHz, 4y Interpolation
SPURIOUS COMPONENT
SPURIOUS FREQUENCY
AMPLITUDE dBc
IF – fDAC/2
170 MHz
–38
IF + fDAC/4
130 MHz
–45
IF – fDAC/4
70 MHz
–43
IF – 3fDAC/4
>200 MHz
N/A
Figure 25 shows the DAC5674 output spectrum for the preceding example. The amplitudes of the clock-related
spurs agree quite well with the predicted amplitudes in Table 6.
Frequency MHz
80
70
60
50
40
30
20
10
0
10
0
25
50
75
100
125
150
175
200
Amplitude
dBc
IF fDAC/4
IF + fDAC/4
IF 3fDAC/4
IF
Figure 25. DAC Output Spectrum With FDAC = 400 MSPS, 4y Interpolation, IF=30 MHz, External Clock
Digital Inputs
Figure 26 shows a schematic of the equivalent CMOS digital inputs of the DAC5674. The CMOS-compatible
inputs have logic thresholds of IOVDD/2
±20%. The 14-bit digital data input follows the offset positive binary
coding scheme.
D[13:0]
SLEEP
EXTLO
DIV[1:0]
RESET
HP1, HP2
X4
Internal
Digital In
IOVDD (AVDD for SLEEP and EXTLO)
IOGND
Figure 26. CMOS/TTL Digital Equivalent Input
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