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參數(shù)資料
| 型號： | ADV7391BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 17/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ENCODER VIDEO W/DAC 32LFCSP |
| 產(chǎn)品變化通告： | ADV734x, ADV739x Feature Improvement |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 視頻編碼器 |
| 應(yīng)用： | 機頂盒，視頻播放器，顯示器 |
| 電壓 - 電源，模擬： | 2.6 V ~ 3.46 V |
| 電壓 - 電源，數(shù)字： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 托盤 |
| 配用： | EVAL-ADV7391EBZ-ND - BOARD EVAL FOR ADV7391 ENCODER |
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ADV7390/ADV7391/ADV7392/ADV7393
Data Sheet
Rev. G | Page 16 of 108
Figure 14. HD-SDR, 16-Bit 4:2:2 YCrCb (HSYNC/VSYNC) Input Timing Diagram
Figure 15. HD-DDR, 8-/10-Bit 4:2:2 YCrCb (HSYNC/VSYNC) Input Timing Diagram
Y0
Y1
Y2
Y3
a
Cr2
Cb2
Cr0
Cb0
b
Y OUTPUT
HSYNC
VSYNC
a = AS PER RELEVANT STANDARD.
b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
PIXEL PORT
06234-
012
PIXEL PORT
Cb0
Y0
Cr0
Y1
a
HSYNC
VSYNC
b
Y OUTPUT
a = AS PER RELEVANT STANDARD.
b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
06234-
013
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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