參數(shù)資料
型號(hào)： ADV7391BCPZ
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 108/108頁(yè)
文件大小： 0K
描述： IC ENCODER VIDEO W/DAC 32LFCSP
產(chǎn)品變化通告： ADV734x, ADV739x Feature Improvement
標(biāo)準(zhǔn)包裝： 1
類(lèi)型： 視頻編碼器
應(yīng)用： 機(jī)頂盒，視頻播放器，顯示器
電壓 - 電源，模擬： 2.6 V ~ 3.46 V
電壓 - 電源，數(shù)字： 1.71 V ~ 1.89 V
安裝類(lèi)型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 托盤(pán)
配用： EVAL-ADV7391EBZ-ND - BOARD EVAL FOR ADV7391 ENCODER
Data Sheet
ADV7390/ADV7391/ADV7392/ADV7393
Rev. G | Page 99 of 108
ENHANCED DEFINITION
Table 98. ED Configuration Scripts
Input Format
Input Data Width
Synchronization Format
Input Color Space
Output Color Space
Table Number
525p
8-bit DDR
EAV/SAV
YCrCb
YPrPb
525p
8-bit DDR
EAV/SAV
YCrCb
RGB
525p
10-bit DDR
EAV/SAV
YCrCb
YPrPb
525p
10-bit DDR
EAV/SAV
YCrCb
RGB
525p
16-bit SDR
EAV/SAV
YCrCb
YPrPb
525p
16-bit SDR
HSYNC/VSYNC
YCrCb
YPrPb
525p
16-bit SDR
EAV/SAV
YCrCb
RGB
525p
16-bit SDR
HSYNC/VSYNC
YCrCb
RGB
625p
8-bit DDR
EAV/SAV
YCrCb
YPrPb
625p
8-bit DDR
EAV/SAV
YCrCb
RGB
625p
10-bit DDR
EAV/SAV
YCrCb
YPrPb
625p
10-bit DDR
EAV/SAV
YCrCb
RGB
625p
16-bit SDR
EAV/SAV
YCrCb
YPrPb
625p
16-bit SDR
HSYNC/VSYNC
YCrCb
YPrPb
625p
16-bit SDR
EAV/SAV
YCrCb
RGB
625p
16-bit SDR
HSYNC/VSYNC
YCrCb
RGB
Table 99. 16-Bit 525p YCrCb In (EAV/SAV), YPrPb Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x30
0x04
525p at 59.94 Hz. EAV/SAV synchroni-
zation. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 100. 16-Bit 525p YCrCb In, YPrPb Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x30
0x00
525p at 59.94 Hz. HSYNC/VSYNC synch-
ronization. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 101. 16-Bit 525p YCrCb In (EAV/SAV), RGB Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x02
0x10
RGB output enabled. RGB output sync
enabled.
0x30
0x04
525p at 59.94 Hz. EAV/SAV synchroni-
zation. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 102. 16-Bit 525p YCrCb In, RGB Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x02
0x10
RGB output enabled. RGB output sync
enabled.
0x30
0x00
525p at 59.94 Hz. HSYNC/VSYNC synch-
ronization. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 103. 16-Bit 625p YCrCb In (EAV/SAV), YPrPb Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x30
0x1C
625p at 50 Hz. EAV/SAV synchroni-
zation. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
Table 104. 16-Bit 625p YCrCb In, YPrPb Out
Subaddress
Setting
Description
0x17
0x02
Software reset.
0x00
0x1C
All DACs enabled. PLL enabled (8×).
0x01
0x10
ED-SDR input mode.
0x30
0x18
625p at 50 Hz. HSYNC/VSYNC synch-
ronization. EIA-770.2 output levels.
0x31
0x01
Pixel data valid.
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