I2C Timing Specifications Table 4. I P " />
參數(shù)資料
型號： ADUC7129BSTZ126
廠商： Analog Devices Inc
文件頁數(shù)： 2/92頁
文件大?。?/td> 0K
描述： IC DAS MCU ARM7 ADC/DDS 80-LQFP
產(chǎn)品培訓模塊： Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
標準包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 41.78MHz
連通性： EBI/EMI，I²C，SPI，UART/USART
外圍設備： PLA，POR，PWM，PSM，溫度傳感器，WDT
輸入/輸出數(shù)： 38
程序存儲器容量： 126KB（63K x 16）
程序存儲器類型： 閃存
RAM 容量： 8K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉換器： A/D 10x12b; D/A 1x10b
振蕩器型： 內部
工作溫度： -40°C ~ 125°C
封裝/外殼： 80-LQFP
包裝： 托盤
ADuC7128/ADuC7129
Rev. 0 | Page 10 of 92
I2C Timing Specifications
Table 4. I
P
2
P
C Timing in Fast Mode (400 kHz)
Parameter
Description
Slave Min
Slave Max
Master Typ
Unit
tL
SCLOCK low pulse width1
200
1360
ns
tH
SCLOCK high pulse width1
100
1140
ns
tSHD
Start condition hold time
300
251,350
ns
tDSU
Data setup time
100
740
ns
tDHD
Data hold time
0
400
ns
tRSU
Setup time for repeated start
100
12.51350
ns
tPSU
Stop condition setup time
100
400
ns
tBUF
Bus-free time between a stop condition and a start condition
1.3
μs
tR
Rise time for both SCLOCK and SDATA
100
300
200
ns
tF
Fall time for both SCLOCK and SDATA
60
300
20
ns
tSUP
Pulse width of spike suppressed
50
ns
1 tHCLK depends on the clock divider or CD bits in the PLLCON MMR, tHCLK = tUCLK/2CD.
SDATA (I/O)
tBUF
MSB
LSB
ACK
MSB
1
9
8
2–7
1
SCLOCK (I)
PS
STOP
CONDITION
START
CONDITION
S(R)
REPEATED
START
tSUP
tR
tF
tR
tH
tL
tSUP
tDSU
tDHD
tRSU
tDHD
tDSU
tSHD
tPSU
0
60
20
-0
03
Figure 5. I
P
2
P
C-Compatible Interface Timing
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PDF描述
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