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參數(shù)資料
| 型號(hào)： | ADSP-BF526KBCZ-4C2 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/36頁 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 400MHZ 289CSPBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點(diǎn) |
| 接口： | DMA，以太網(wǎng)，I²C，PPI，SPI，SPORT，UART，USB |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 電壓 - 輸入/輸出： | 1.8V，2.5V，3.3V |
| 電壓 - 核心： | 1.30V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 289-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 289-CSPBGA（12x12） |
| 包裝： | 托盤 |
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Rev. A
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March 2010
ADSP-BF522C/ADSP-BF523C/ADSP-BF524C/ADSP-BF525C/ADSP-BF526C/ADSP-BF527C
Digital Audio Interface Master Mode Timing
Table 20. Digital Audio Interface Master Mode Timing
Parameter
Test Conditions1 Min
Max
Unit
tDST
DACDAT setup time to CODEC_BCLK rising edge
30
ns
tDHT
DACDAT hold time to CODEC_BCLK rising edge
10
ns
tDL
ADCLRC/DACLRC propagation delay from CODEC_BCLK falling edge
10
ns
tDDA
ADCDAT propagation delay from CODEC_BCLK falling edge
10
ns
tBCLKR
CODEC_BCLK rising time (10 pF load)
10
ns
tBCLKF
CODEC_BCLK falling time (10 pF load)
10
ns
tBCLKDS
CODEC_BCLK duty cycle (normal and USB mode)
45:55
55:45
1 AVDD, HPVDD, VDDEXT = 3.3 V, AGND = 0 V, TA = +25°C, Slave Mode, fS = 48 kHz, XTI/CODEC_MCLK = 256 × fS unless otherwise stated.
Figure 21. Digital Audio Interface Master Mode Timing
CODEC_BCLK
DACLRC/
ADCLRC
DACDAT
ADCDAT
t
DDA
t
DST
t
DHT
t
DL
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