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參數(shù)資料
| 型號： | ADSP-BF526KBCZ-4C2 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 18/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CTRLR 400MHZ 289CSPBGA |
| 標準包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點 |
| 接口： | DMA，以太網(wǎng)，I²C，PPI，SPI，SPORT，UART，USB |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 電壓 - 輸入/輸出： | 1.8V，2.5V，3.3V |
| 電壓 - 核心： | 1.30V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 289-LFBGA，CSPBGA |
| 供應商設(shè)備封裝： | 289-CSPBGA（12x12） |
| 包裝： | 托盤 |
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ADSP-BF522C/ADSP-BF523C/ADSP-BF524C/ADSP-BF525C/ADSP-BF526C/ADSP-BF527C
Rev. A
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March 2010
TIMING SPECIFICATIONS
TWI Timing
Table 17. TWI Timing
Parameter
Test Conditions
1
1 AVDD, HPVDD, VDDEXT = 3.3 V, AGND = 0 V, TA = +25°C, Slave Mode, fS = 48 kHz, XTI/CODEC_MCLK = 256 × fS unless otherwise stated.
Min Max Unit
tSCS
Start condition setup time
600
ns
tSCH
Start condition hold time
600
ns
tPH
CSCL pulse width high
600
ns
tPL
CSCL pulse width low
1.3
μs
fSCL
CSCL frequency
0526 kHz
tDS
Data setup time
100
ns
tDH
Data hold time
900 ns
tRT
CSDA and CSCL rise time
300 ns
tFT
CSDA and CSCL fall time
300 ns
tHCS
Stop condition setup time
600
ns
Figure 18. TWI Timing
CSCL
CSDA
t
RT
t
SCH
t
PL
t
DS
t
PH
t
DH
t
FT
t
SCS
t
HCS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADSP-BF535PKB-350 | IC DSP CONTROLLER 16BIT 260 BGA |
| ADSP-BF538BBCZ-4A | IC DSP CTLR 16BIT 316CSPBGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-BF526XKBCZ-4X | 制造商:Analog Devices 功能描述:LOW POWER BLACKFIN PROCESSOR WITH ADVANCED PERIPHERALS - Trays |
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