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參數(shù)資料
| 型號： | AD9911BCPZ-REEL7 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | DAC |
| 英文描述： | 500 MSPS Direct Digital Synthesizer with 10-Bit DAC |
| 中文描述： | PARALLEL, WORD INPUT LOADING, 10-BIT DAC, QCC56 |
| 封裝： | 8 X 8 MM, LEAD FREE, MO-220VLLD-2, LFCSP-56 |
| 文件頁數(shù)： | 35/44頁 |
| 文件大?。?/td> | 666K |
| 代理商： | AD9911BCPZ-REEL7 |
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AD9911
REGISTER MAPS
CONTROL REGISTER MAP
Table 24.
Register
Name
(Address)
Range
Channel
Select
Register
(CSR)
(0x00)
Function
Register 1
(FR1)
(0x01)
<15:8>
Rev. 0 | Page 35 of 44
Bit
Bit 7 (MSB)
Auxiliary
Channel 3
(W/R enable
1
)
Bit 6
Auxiliary
Channel 2
(W/R enable
1
)
Bit 5
Primary Channel 1
(W/R enable
1
)
Bit 4
Auxiliary
Channel 0
(W/R enable
1
)
Bit 3
Must
be 0
Bit 2
I/0 mode select <2:1>
Bit 1
Bit 0 (LSB)
LSB first
Default
Value
0xF0
<7:0>
<7:0>
Reference clock
input power
down
External power
down mode
Sync clock
disable
DAC reference
power down
Open
Test-
tone
enable
Manual
hardware
synchronization
Manual software
synchronization
0x00
Open
Profile pin configuration <14:12>
Ramp up/ramp
down <11:10>
Modulation Level <9:8>
0x00
Function
Register 2
(FR2)
(0x02)
<23:16>
<7:0>
VCO gain control
Multidevice
synchronization
slave enable
PLL divider ratio <22:18>
Multidevice
synchronization
status
Charge pump control <17:16>
System clock offset <1:0>
0x00
0x00
Multidevice
synchronization
master enable
Multidevice
synchronization
mask
Open <3:2>
<15:8>
All channels auto
clear sweep
accumulator
All channels
clear sweep
accumulator
All channels auto
clear phase
accumulator
All channels
clear phase
accumulator
Open <11:10>
Open <9:8>
0x00
1
Channel enable bits do not require an I/O update to be activated. These bits are active immediately after the byte containing the bits is written. All other bits need an
I/O update to become active. The channel enable bits determine if the channel registers and/or profile registers are written to or not.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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