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參數(shù)資料
| 型號： | μPD78F9117Y |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8 位單片微控制器) |
| 中文描述： | 8位單片機微控制器（8位單片微控制器） |
| 文件頁數(shù)： | 254/336頁 |
| 文件大?。?/td> | 1307K |
| 代理商： | ΜPD78F9117Y |
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CHAPTER 13 SMB0 (SYSTEM MANAGEMENT BUS 0)
253
13.4.8 Interrupt request (INTSMB0) generation timing and wait control
INTSMB0 generation and wait control can be done with the timings indicated in Table 13-2 by setting bit 3
(WTIM0) of SMB control register 0 (SMBC0).
Table 13-2. INTSMB0 Generation Timing and Wait Control
During Slave Operation
During Master Operation
WTIM0
Address
Data Receive
Data Transmit
Address
Data Receive
Data Transmit
0
9
Notes 1, 2
8
Note 2
8
Note 2
9
8
8
1
9
Notes 1, 2
9
Note 2
9
Note 2
9
9
9
Notes 1.
The INTSMB0 and wait signals are generated by a slave at the falling edge of the 9th clock only when
matching with the address set in SMB slave address register 0 (SMBSVA0) occurs.
Moreover, at this time, an ACK signal is output regardless of the setting of bit 2 (ACKE0) of SMBC0. A
slave that receives an extension code generates INTSMB0 at the falling edge of the 8th clock.
2.
If the address received does not match the address set in SMB slave address register 0 (SMBSVA0),
the slave does not generate the INTSMB0 and wait signals.
Remark
Figures listed in Table 13-2 above indicate the number of serial clocks. Interrupt requests and wait
control are synchronized with the falling edge of the serial clock.
(1)
During address transmission/reception
During slave operation:
During master operation: Interrupt and wait signals are generated at the falling edge of the 9th clock
regardless of the WTIM0 bit setting.
Interrupt and wait timings are set regardless of the WTIM0 bit setting.
(2)
During data reception
During master/slave operation: Interrupt and wait timings are set with the WTIM0 bit.
(3)
During data transmission
During master/slave operation: Interrupt and wait timings are set with the WTIM0 bit.
(4)
Wait cancellation method
Waits can be canceled with one of the following four methods.
Setting SMB control register 0 (SMBC0) bit 5 (WREL0) to 1
Performing SMB shift register 0 (SMB0) write operation
Setting a start condition (by setting SMBC0 bit 1 (STT0) to 1)
Setting a stop condition (by setting SMBC0 bit 0 (SPT0) to 1)
When 8-clock wait is selected (WTIM0 = 0), the ACK output level must be determined before the wait status
is cancelled.
(5)
Stop condition detection
An INTSMB0 signal is output when a stop condition is detected.
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PDF描述 |
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