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參數(shù)資料
| 型號： | ZPSD413A1 |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯，零功耗，16K位SRAM,40個可編程I/O,通用PLD有37個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備（可編程邏輯，零功耗，16K的位的SRAM，40余個可編程輸入/輸出，通用PLD的有37個輸入） |
| 文件頁數(shù)： | 57/108頁 |
| 文件大?。?/td> | 626K |
| 代理商： | ZPSD413A1 |
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ZPSD4XX Famly
5-57
I/OPorts
(Cont.)
Port C and Port D D Functionality and Structure
Ports C and D are identical in function and structure and each can be configured to perform
one or more of the following operating modes:
J
Standard MCU I/O Mode
J
PLD Input – direct input to ZPLD (ZPSD4XXA2 Only)
J
Address Out – latched address outputs
– Port C: A[0-7] are assigned to pins PC[0-7]
– Port D: A[0-7] for 8-bit multiplexed bus or A[8-15] for 16-bit multiplexed
bus are assigned to pins PD[0-7]
J
Data Port
– Port C: D[0-7] for 8-bit non-multiplexed bus
– Port D: D[8-15] for 16-bit non-multiplexed bus
J
Open Drain – select CMOS or Open Drain driver
Figures 29 and 30 show the structure of a Port C or D pin. If the pin is configured as an
output port, the multiplexer selects one of the two inputs as output. If the pin is configured as
an input, the input connects to :
J
Data In Register as input in the Standard MCU I/O Mode
or
J
ZPLD input (ZPSD4XXA2 Only)
Port E D Functionality and Structure
Port E can be configured to perform one or more of the following functions:
J
Standard MCU I/O Mode
J
PLD I/O (ZPSD4XXA2 Only)
J
Address Out – latched address lines A[0-7] are assigned to pins PE[0-7]
J
Alternate Function In – in this mode, the inputs to Port E pins are:
–
PE0
BHE or PSEN or WRH or UDS or SIZ0
–
PE1
– ALE
–
PE7
APD CLK :clock input for Automatic Power Down Counter
Figure 31 shows the structure of a Port E pin. The Control Logic block selects one of four
sources through the multiplexer for pin output. If the pin is configured as an input, the input
goes to:
J
Data In Register as input in Standard MCU I/O Mode
or
J
PE Macrocell as PLD input (ZPSD4XXA2 Only)
or
J
Alternate Function In
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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