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參數(shù)資料
| 型號： | XRD98L63AIV-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 27/41頁 |
| 文件大小： | 0K |
| 描述： | IC CCD DIGITIZER 12BIT 48TQFP |
| 標(biāo)準包裝： | 250 |
| 位數(shù)： | 12 |
| 通道數(shù)： | 1 |
| 電壓 - 電源，模擬： | 2.7 V ~ 3.6 V |
| 電壓 - 電源，數(shù)字： | 2.7 V ~ 3.6 V |
| 封裝/外殼： | 48-TQFP |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤 |
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33
Rev.1.01
XRD98L63
2
4
6
8
10
1
3
5
"A" Field
"B" Field
0
1
FSYNC
EOS
CCD
PBLK
CAL
CLAMP
* Line Pattern
Select
Exar
Name
VD
ID
PBLK
OBCLP
CLPDM
7
9
1) PBLK latches EOS value into Line Pattern Select.
1)
CONDITIONS: FSYNCpol=0, PBLKpol=0, CALpol=0, CLAMPpol=0, EOSpol=1
* Internal signals
(Sony Interlaced mode)
TG
Signal
Name
7
2
4
6
8
9
1
3
5
Odd F ield
Even Field
1
0
FSYNC
EOS
CCD
PBLK
CAL
CLAMP
* Line Pattern
Select
Exar
Name
VD
HD
PBLK
CPOB
10
1) FSYNC latches EOS value.
2) PBLK updates Line Pattern Select to the latched EOS value.
1)
2)
1)
2)
HCLR/CLPD
TG
Signal
Name
CONDITIONS: FSYNCpol=1, PBLKpol=1, CALpol=1, CLAMPpol=1, EOSpol=1
* Internal signals
(Panasonic Interlaced mode)
Figure 27. Multiple Gain Mode Timing, Interlaced, MGsel[1:0] = 00
Figure 28. Multiple Gain Mode Timing, Interlaced, MGsel[1:0] = 10
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| XRD98L63ZEVAL | 功能描述:數(shù)據(jù)轉(zhuǎn)換 IC 開發(fā)工具 Eval Board (Solder) XRD98L63AIV RoHS:否 制造商:Texas Instruments 產(chǎn)品:Demonstration Kits 類型:ADC 工具用于評估:ADS130E08 接口類型:SPI 工作電源電壓:- 6 V to + 6 V |
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| XRDAN28 | 制造商:EXAR 制造商全稱:EXAR 功能描述:Frequency Response Effects of Overampling and Averaging on A/D Output Data |
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