參數(shù)資料
型號(hào): XC705B32CFNE
廠商: Freescale Semiconductor
文件頁數(shù): 11/302頁
文件大小: 0K
描述: IC MCU 2.1MHZ 32K OTP 52-PLCC
標(biāo)準(zhǔn)包裝: 23
系列: HC05
核心處理器: HC05
芯體尺寸: 8-位
速度: 2.1MHz
連通性: SCI
外圍設(shè)備: POR,WDT
輸入/輸出數(shù): 32
程序存儲(chǔ)器容量: 32KB(32K x 8)
程序存儲(chǔ)器類型: OTP
EEPROM 大?。?/td> 256 x 8
RAM 容量: 528 x 8
電壓 - 電源 (Vcc/Vdd): 4.5 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 8x8b; D/A 2x8b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 52-LCC(J 形引線)
包裝: 管件
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Freescale
9-4
MC68HC05B6
Rev. 4.1
RESETS AND INTERRUPTS
9
cannot be disabled by software (writing a ‘zero’ to the WDOG bit has no effect at any time). In
addition, the WDOG bit acts as a reset mechanism for the watchdog counter. Writing a ‘1’ to this
bit clears the counter to its initial value and prevents a watchdog timeout.
WDOG — Watchdog enable/disable
The WDOG bit can be used to enable the watchdog timer previously disabled by a mask option.
Following a watchdog reset the state of the WDOG bit is as defined by the mask option specified.
1 (set)
Watchdog enabled and counter cleared.
0 (clear) –
The watchdog cannot be disabled by software; writing a zero to this
bit has no effect.
The divide-by-8 watchdog counter will generate a main reset of the chip when it reaches its final
state; seven clocks are necessary to bring the watchdog counter from its clear state to its final
state. This reset appears after time tDOG since the last clear or since the enable of the watchdog
counter system. The watchdog counter, therefore, has to be cleared periodically, by software, with
a period less than tDOG.
The reset generated by the watchdog system is apparent at the RESET pin (see Figure 9-2). The
RESET pin level is re-entered in the control logic, and when it has been maintained at level ‘zero’
for a minimum of tDOGL, the RESET pin is released.
9.1.4.1
COP watchdog during STOP mode
The STOP instruction is inhibited when the watchdog system is enabled. If a STOP instruction is
executed while the watchdog system is enabled, then a watchdog reset will occur as if there were
a watchdog timeout. In the case of a watchdog reset due to a STOP instruction, the oscillator will
not be affected, thus there will be no tPORL cycles start-up delay. On start-up, the watchdog will be
configured according to the user specified mask option.
9.1.4.2
COP watchdog during WAIT mode
The state of the watchdog during WAIT mode is selected via a mask option (see Section 1.2) to
be one of the options below:
Watchdog enabled — the watchdog counter will continue to operate during WAIT mode and a
reset will occur after time tDOG.
Watchdog disabled — on entering WAIT mode, the watchdog counter system is reset and
disabled. On exiting WAIT mode the counter resumes normal operation.
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PDF描述
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