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參數(shù)資料
| 型號： | XA3S500E-4CPG132I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 8/37頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 500K 132CSBGA |
| 標(biāo)準(zhǔn)包裝： | 360 |
| 系列： | Spartan®-3E XA |
| LAB/CLB數(shù)： | 1164 |
| 邏輯元件/單元數(shù)： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 132-CSPBGA（8x8） |
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DS635 (v2.0) September 9, 2009
Product Specification
16
R
Table 15: Setup and Hold Times for the IOB Input Path
Symbol
Description
Conditions
IFD_
DELAY_
VALUE
Device
-4
Speed
Grade
Units
Min
Setup Times
TIOPICK
Time from the setup of data at the Input
pin to the active transition at the ICLK input
of the Input Flip-Flop (IFF). No Input Delay
is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0All
2.12
ns
TIOPICKD
Time from the setup of data at the Input
pin to the active transition at the IFF’s ICLK
input. The Input Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XA3S100E
6.49
ns
3
XA3S250E
6.85
ns
2
XA3S500E
7.01
ns
5
XA3S1200E
8.67
ns
4
XA3S1600E
7.69
ns
Hold Times
TIOICKP
Time from the active transition at the IFF’s
ICLK input to the point where data must be
held at the Input pin. No Input Delay is
programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0All
–0.76
ns
TIOICKPD
Time from the active transition at the IFF’s
ICLK input to the point where data must be
held at the Input pin. The Input Delay is
programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XA3S100E
–3.93
ns
3
XA3S250E
–3.51
ns
2
XA3S500E
–3.74
ns
5
XA3S1200E
–4.30
ns
4
XA3S1600E
–4.14
ns
Set/Reset Pulse Width
TRPW_IOB
Minimum pulse width to SR control input
on IOB
All
1.80
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 19 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, add the
appropriate Input adjustment from Table 17.
3.
These hold times require adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, subtract
the appropriate Input adjustment from Table 17. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
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