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參數(shù)資料
| 型號(hào)： | uPD72107L |
| 廠商： | NEC Corp. |
| 英文描述： | LAP-B CONTROLLER(Link Access Procedure Balanced mode) |
| 中文描述： | 鱲- B控制器（鏈路訪問過程平衡模式） |
| 文件頁數(shù)： | 13/32頁 |
| 文件大?。?/td> | 182K |
| 代理商： | UPD72107L |
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13
μ
PD72107
AC Characteristics (T
A
= –40 to +85
°
C, V
DD
= 5 V
±
10%)
When bus master (1)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
CLK cycle time
t
CYK
121
1000
ns
CLK low-level time
t
KKL
50
ns
CLK high-level time
t
KKH
50
ns
CLK rise time
t
KR
1.5 – 3.0 V
10
ns
CLK fall time
t
KF
3.0 – 1.5 V
10
ns
Load condition
Caution If the load capacitance exceeds 50 pF due to the configuration of the circuit, keep the load
capacitance of this device to within 50 pF by inserting a buffer or by some other means.
Remark
DUT: device under test
AC test input/output waveform (except clock)
System clock
DUT
C
L
= 50 pF
C
L
includes jig capacitance.
2.2 V
0.8 V
2.2 V
0.8 V
2.4 V
0.4 V
Test points
t
KF
t
KR
t
KKL
t
KKH
t
CYK
1.5 V
3.0 V
CLK
相關(guān)PDF資料 |
PDF描述 |
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