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參數(shù)資料
| 型號(hào)： | UPD70F3116GJA1-UEN-A |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 812/826頁(yè) |
| 文件大?。?/td> | 3455K |
| 代理商： | UPD70F3116GJA1-UEN-A |
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User’s Manual U14492EJ5V0UD
812
APPENDIX D REVISION HISTORY
D.1 Major Revisions in This Edition
(1/2)
Page
Description
Throughout
Addition of the following lead-free products
μ
PD703116GJ-xxx-UEN-A, 70F3116GJ-UEN-A, 703116GJ(A)-xxx-UEN-A,
70F3116GJ(A)-UEN-A, 703116GJ(A1)-xxx-UEN-A, 70F3116GJ(A1)-UEN-A
p. 21
Change of number of instructions in
1.2 Features
p. 51
Addition of
Note
to
Table 3-2 System Register Numbers
pp. 52, 53, 55, 56
Addition of
3.2.2 (1) Interrupt status saving registers (EIPC, EIPSW)
,
(2) NMI status saving registers
(FEPC, FEPSW)
,
(5) CALLT execution status saving registers (CTPC, CTPSW)
,
(6) Exception/debug
trap status saving registers (DBPC, DBPSW)
, and
(7) CALLT base pointer (CTBP)
p. 82
Addition of
Figure 3-8 Example of Programmable Peripheral I/O Register Allocation Address Setting
p. 97
Change of bit units for manipulation and initial values in
3.4.9 Programmable peripheral I/O registers
p. 98
Modification of descriptions in table in
3.4.11 System wait control register (VSWC)
p. 99
Addition of
3.4.12 (2) Restriction on conflict between sld instruction and interrupt request
pp. 136, 137
Modification of description in
6.3.5 DMA channel control registers 0 to 3 (DCHC0 to DCHC3)
p. 138
Modification of description in
6.3.7 DMA restart register (DRST)
pp. 139, 141
Modification of description and addition of
Caution
to
6.3.8 DMA trigger factor registers 0 to 3 (DTFR0 to
DTFR3)
p. 145
Addition of
Figure 6-7 Block Transfer Example
p. 145
Modification of description of
Caution
in
6.5.1 Two-cycle transfer
p. 146
Addition of
Note
to
Table 6-1 Relationship Between Transfer Type and Transfer Target
p. 147
Deletion of a part of description in
6.7 DMA Channel Priorities
pp. 147, 148
Modification of description in
6.8 Next Address Setting Function
p. 151
Addition of
Figure 6-9 Example of Forcible Termination of DMA Transfer
p. 154
Modification of descriptions in
6.14 (2) Transfer of misaligned data
and
(4) DMA start factor
p. 154
Addition of
6.14 (5) Program execution and DMA transfer with internal RAM
p. 156
Addition of
Caution
to
7.1 Features
pp. 157, 159
Addition of
Note
and
Remark
to
Table 7-1 Interrupt/Exception Source List
p. 183
Addition of
Caution
to
7.3.8 (4) Timer 2 input filter mode registers 0 to 5 (FEM0 to FEM5)
p. 192
Addition of
Caution
to
7.5.2 (2) Restore
p. 196
Modification of description in
7.8 Periods in Which CPU Does Not Acknowledge Interrupts
p. 208
Modification of descriptions in
8.5.2 (3) Power save control register (PSC)
p. 212
Addition of description to
Table 8-4 Operation Status in IDLE Mode
p. 213
Addition of
Caution
to
8.5.4 (2) (a) Release by a non-maskable interrupt request or an unmasked
maskable interrupt request
p. 214
Addition of description to
Table 8-6 Operation Status in Software STOP Mode
p. 215
Addition of
Caution
to
8.5.5 (2) (a) Release by a non-maskable interrupt request or an unmasked
maskable interrupt request
相關(guān)PDF資料 |
PDF描述 |
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