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參數(shù)資料
| 型號(hào)： | UPD70F3116GJA1-UEN-A |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 11/826頁(yè) |
| 文件大?。?/td> | 3455K |
| 代理商： | UPD70F3116GJA1-UEN-A |
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11
User’s Manual U14492EJ5V0UD
6.7
6.8
6.9
6.10
Forcible Interruption............................................................................................................... 150
6.11
DMA Transfer End................................................................................................................... 150
6.12
Forcible Termination .............................................................................................................. 151
6.12.1
Restriction related to DMA transfer forcible termination.............................................................152
6.13
Times Related to DMA Transfer............................................................................................. 153
6.14
Precautions.............................................................................................................................. 154
6.14.1
Interrupt factors.........................................................................................................................155
DMA Channel Priorities.......................................................................................................... 147
Next Address Setting Function ............................................................................................. 147
DMA Transfer Start Factors................................................................................................... 149
CHAPTER 7 INTERRUPT/EXCEPTION PROCESSING FUNCTION..................................................156
7.1
Features................................................................................................................................... 156
7.2
Non-Maskable Interrupt.......................................................................................................... 160
7.2.1
Operation ...................................................................................................................................161
7.2.2
Restore.......................................................................................................................................163
7.2.3
Non-maskable interrupt status flag (NP) ....................................................................................164
7.2.4
Edge detection function..............................................................................................................164
7.3
Maskable Interrupts................................................................................................................ 165
7.3.1
Operation ...................................................................................................................................165
7.3.2
Restore.......................................................................................................................................167
7.3.3
Priorities of maskable interrupts.................................................................................................168
7.3.4
Interrupt control register (xxICn).................................................................................................172
7.3.5
Interrupt mask registers 0 to 3 (IMR0 to IMR3) ..........................................................................175
7.3.6
In-service priority register (ISPR) ...............................................................................................176
7.3.7
Maskable interrupt status flag (ID)..............................................................................................177
7.3.8
Interrupt trigger mode selection..................................................................................................177
7.4
Software Exception................................................................................................................. 186
7.4.1
Operation ...................................................................................................................................186
7.4.2
Restore.......................................................................................................................................187
7.4.3
Exception status flag (EP)..........................................................................................................188
7.5
Exception Trap........................................................................................................................ 189
7.5.1
Illegal opcode definition..............................................................................................................189
7.5.2
Debug trap .................................................................................................................................191
7.6
Multiple Interrupt Servicing Control ..................................................................................... 193
7.7
Interrupt Response Time........................................................................................................ 194
7.8
Periods in Which CPU Does Not Acknowledge Interrupts................................................. 196
CHAPTER 8 CLOCK GENERATION FUNCTION ...............................................................................197
8.1
Features................................................................................................................................... 197
8.2
Configuration .......................................................................................................................... 197
8.3
Input Clock Selection ............................................................................................................. 198
8.3.1
Direct mode................................................................................................................................198
8.3.2
PLL mode...................................................................................................................................198
8.3.3
Peripheral command register (PHCMD).....................................................................................199
8.3.4
Clock control register (CKC).......................................................................................................200
8.3.5
Peripheral status register (PHS).................................................................................................202
8.4
PLL Lockup.............................................................................................................................. 203
相關(guān)PDF資料 |
PDF描述 |
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