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參數(shù)資料
| 型號： | UPD70F3116GJ-UEN-A |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 120/826頁 |
| 文件大?。?/td> | 3455K |
| 代理商： | UPD70F3116GJ-UEN-A |
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CHAPTER 4 BUS CONTROL FUNCTION
120
User’s Manual U14492EJ5V0UD
4.9 Bus Priority Order
There are four external bus cycles: bus hold, DMA cycle, operand data access, and instruction fetch.
In order of priority, bus hold is the highest, followed by DMA cycle, operand data access, and instruction fetch, in
that order.
An instruction fetch may be inserted between a read access and write access during a read modify write access.
Also, an instruction fetch may be inserted between bus accesses when the CPU bus is locked.
Table 4-1. Bus Priority Order
Priority
Order
External Bus Cycle
Bus Master
High
Bus hold
External device
DMA cycle
DMA controller
Operand data access
CPU
Low
Instruction fetch
CPU
4.10 Boundary Operation Conditions
4.10.1 Program space
(1) Branching to the on-chip peripheral I/O area or successive fetches from the internal RAM area to the on-chip
peripheral I/O area are prohibited. If the above is performed (branching or successive fetch), a data to be
fetched is undefined and the operation is not guaranteed.
(2) If a branch instruction exists at the upper limit of the internal RAM area, a prefetch operation (invalid fetch)
that straddles over the on-chip peripheral I/O area does not occur.
4.10.2
Data space
The V850E/IA1 is provided with an address misalign function.
Through this function, regardless of the data format (word data or halfword data), data can be allocated to all
addresses. However, in the case of word data and halfword data, if the data is not subject to boundary alignment, the
bus cycle will be generated at least 2 times and bus efficiency will drop.
(1) In the case of halfword-length data access
When the address’s LSB is 1, the byte-length bus cycle will be generated 2 times.
(2) In the case of word-length data access
(a) When the address’s LSB is 1, bus cycles will be generated in the order of byte-length bus cycle,
halfword-length bus cycle, and byte-length bus cycle.
(b) When the address’s lowest 2 bits are 10, the halfword-length bus cycle will be generated 2 times.
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