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參數(shù)資料
| 型號(hào)： | UPD70F3116A |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 214/826頁(yè) |
| 文件大?。?/td> | 3455K |
| 代理商： | UPD70F3116A |
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CHAPTER 8 CLOCK GENERATION FUNCTION
214
User’s Manual U14492EJ5V0UD
8.5.5 Software STOP mode
(1) Setting and operation status
In software STOP mode, the clock generator (oscillator and PLL synthesizer) is stopped. The overall system
is stopped, and ultra-low power consumption is achieved in which only leak current is lost.
The system is switched to software STOP mode by using a store instruction (ST or SST instruction) or bit
manipulation instruction (SET1, CLR1, or NOT1 instruction) to set the PSC and PSMR registers (see
8.5.2
Control registers
).
When PLL mode and resonator connection mode (CESEL bit of CKC register = 0) are used, the oscillator’s
oscillation stabilization time must be secured after software STOP mode is released.
In both PLL and direct modes, following the release of software STOP mode, execution of the program is
started after the count time of the time base counter has elapsed.
Although program execution stops in software STOP mode, the contents of all registers, internal RAM, and
ports are maintained in the state they were in immediately before software STOP mode began. The
operation of all on-chip peripheral I/O units (excluding ports) is also stopped.
Table 8-6 shows the status of each hardware unit in software STOP mode.
Table 8-6. Operation Status in Software STOP Mode
Function
Operation Status
Clock generator
Stopped
Internal system clock
Stopped
CPU
Stopped
Ports
Retained
Note 1
On-chip peripheral I/O (excluding ports)
Stopped (CSI0 and CSI1 are operable in slave mode)
Note 2
Internal data
All internal data such as CPU registers, statuses, data, and
the contents of internal RAM are retained in the state before
software STOP mode has been set
Note 1
.
AD0 to AD15
A16 to A23
High impedance
RD
UWR, LWR
CS0 to CS7
High-level output
HLDAK
High impedance
HLDRQ
WAIT
Input (no sampling)
ASTB
High-level output
CLKOUT
Low-level output
Notes 1.
When the V
DD5
value is within the operable range. However, even if it drops below the minimum
operable voltage, as long as the data retention voltage V
DDDR
is maintained, the contents of only
the internal RAM will be retained.
2.
NBD cannot be used in software STOP mode.
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PDF描述 |
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| UPD70F3116A1 | 32-Bit Single-Chip Microcontrollers |
| UPD70F3116GJA1-UEN | 32-Bit Single-Chip Microcontrollers |
| UPD70F3116GJA1-UEN-A | 32-Bit Single-Chip Microcontrollers |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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