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參數(shù)資料
| 型號： | UPD70F3116A |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 138/826頁 |
| 文件大?。?/td> | 3455K |
| 代理商： | UPD70F3116A |
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CHAPTER 6 DMA FUNCTIONS (DMA CONTROLLER)
138
User’s Manual U14492EJ5V0UD
6.3.6 DMA disable status register (DDIS)
This register holds the contents of the Enn bit of the DCHCn register during forcible interruption by NMI input (n = 0
to 3).
This register is read-only, in 8-bit units.
Be sure to set bits 4 to 7 to 0. If they are set to 1, the operation is not guaranteed.
7
6
5
4
3
Address
FFFFF0F0H
0
DDIS
0
0
0
CH3
2
CH2
1
CH1
0
CH0
Initial value
00H
Bit position
Bit name
Function
3 to 0
CH3 to CH0
Reflects the contents of the Enn bit of the DCHCn register during forcible interruption by
NMI input. The contents of this register are held until the next forcible interruption by
NMI input or until the system is reset.
6.3.7 DMA restart register (DRST)
The ENn bit of the DRST register and the Enn bit of the DCHCn register are linked to each other, the Enn bit can
also be used to set the enabling or disabling of DMA transfer independently for four channels, and the DRST register
can be used to set the enabling or disabling of DMA transfer for four channels at the same time (n = 0 to 3).
This register can be read/written in 8-bit units.
Be sure to set bits 4 to 7 to 0. If they are set to 1, the operation is not guaranteed.
7
6
5
4
3
Address
FFFFF0F2H
0
DRST
0
0
0
EN3
2
EN2
1
EN1
0
EN0
Initial value
00H
Bit position
Bit name
Function
3 to 0
EN3 to EN0
Specifies whether DMA transfer through DMA channel n is to be enabled or disabled.
This bit is cleared to 0 when DMA transfer is completed in accordance with the terminal
count output (n = 0 to 3).
It is also cleared to 0 when DMA transfer is forcibly terminated by setting the INITn bit of
the DCHCn register to 1 or by NMI input.
0: DMA transfer disabled
1: DMA transfer enabled
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