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SPRS196H MARCH 2002 REVISED JULY 2004
2
POST OFFICE BOX 1443
HOUSTON, TEXAS 772511443
Table of Contents
reset
absolute maximum ratings over operating case
temperature range
recommended operating conditions
electrical characteristics over recommended ranges of
supply voltage and operating case temperature
recommended clock and control signal transition
behavior
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
parameter measurement information
input and output clocks
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asynchronous memory timing
programmable synchronous interface timing
synchronous DRAM timing
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HOLD/HOLDA timing
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BUSREQ timing
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reset timing
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external interrupt timing
. . . . . . . . . . . . . . . . . . . . . . . . . .
host-port interface (HPI) timing
peripheral component interconnect (PCI) timing
multichannel buffered serial port (McBSP) timing
timer timing
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
general-purpose input/output (GPIO) port timing
JTAG test-port timing
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mechanical data
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67
67
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68
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71
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116
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revision history
GLZ and ZLZ BGA packages (bottom view)
description
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device characteristics
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device compatibility
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functional block and CPU (DSP core) diagram
CPU (DSP core) description
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memory map summary
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peripheral register descriptions
EDMA channel synchronization event
interrupt sources and interrupt selector
signal groups description
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device configurations
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multiplexed pins
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debugging considerations
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terminal functions
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development support
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device support
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clock PLL
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general-purpose input/output (GPIO)
power-down mode logic
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power-supply sequencing
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power-supply decoupling
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IEEE 1149.1 JTAG compatibility statement
EMIF device speed
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bootmode
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65
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