參數(shù)資料
型號： TMS320DM6446_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip
中文描述： 數(shù)字媒體系統(tǒng)片上
文件頁數(shù)： 69/231頁
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代理商： TMS320DM6446_07
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www.ti.com
3.5 Configurations After Reset
3.5.1
Switched Central Resource (SCR) Bus Priorities
TMS320DM6446
Digital Media System-on-Chip
SPRS283E–DECEMBER 2005–REVISED MARCH 2007
The following sections give the details on configuring the device after reset.
Prioritization within the switched central resource (SCR) is programmable for each master. The register bit
fields and default priority levels for DM6446 bus masters are shown in
Table 3-12
. The priority levels
should be tuned to obtain the best system performance for a particular application. Lower values indicate
higher priority. For most masters, their priority values are programmed at the system level by configuring
the MSTPRI0 and MSTPRI1 registers. Details on the MSTPRI0/1 registers are shown in
Figure 3-5
and
Figure 3-6
. The C64x+, VPSS, and EDMA masters contain registers that control their own priority values.
Table 3-12. DM6446 Default Bus Master Priorities
BUS
MASTER
VPSS
EDMATC0
EDMATC1
ARM (DMA) 1 (MSTPRI0 Register)
ARM (CFG)
1 (MSTPRI0 Register)
C64X+
7 (C64x+ MDMAARBE.PRI Register bit field)
(DMA)
C64X+
1 (MSTPRI0 Register)
(CFG)
EMAC
4 (MSTPRI1 Register)
USB
4 (MSTPRI1 Register)
ATA/CF
4 (MSTPRI1 Register)
VLYNQ
4 (MSTPRI1 Register)
HPI
4
PRIORITY BIT FIELD
VPSSP
EDMATC0P
EDMATC1P
ARM_DMAP
ARM_CFGP
C64X+_DMAP
DEFAULT PRIORITY LEVEL
0 (VPSS PCR Register)
0 (EDMACC QUEPRI Register)
0 (EDMACC QUEPRI Register)
C64X+_CFGP
EMACP
USBP
ATAP
VLYNQP
HPIP
Figure 3-5. MSTPRI0 Register
31
19
18
16
RESERVED
VICPP
(1)
R-0000 0000 0000 0
R/W-101
15
11
10
8
7
6
4
3
2
0
RESERVED
C64X+_CFGP
RSV
ARM_CFGP
RSV
ARM_DMAP
R-0000 0
R/W-001
R-0
R/W-001
R-0
R/W-001
LEGEND: R = Read; W = Write; -
n
= value after reset
(1)
The VICPP bit field is configured by the third-party software. When modifying the MSTPRI0 register a read/modify/write must be
performed to preserve the configuration set by the third-party software.
Figure 3-6. MSTPRI1 Register
31
23
22
20
19
RSV
18
16
RESERVED
RESERVED
VLYNQP
R-0000 0000 0
R-100
R-0
R/W-100
15
RSV
14
12
11
RSV
10
8
7
6
4
3
2
0
ATAP
USBP
RSV
RESERVED
RSV
EMACP
R-0
LEGEND: R = Read; W = Write; -
n
= value after reset
R/W-100
R-0
R/W-100
R-0
R-100
R-0
R/W-100
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Device Configurations
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