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參數(shù)資料
| 型號： | TMS320DM6446_07 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 42/231頁 |
| 文件大?。?/td> | 1660K |
| 代理商： | TMS320DM6446_07 |
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www.ti.com
TMS320DM6446
Digital Media System-on-Chip
SPRS283E–DECEMBER 2005–REVISED MARCH 2007
Table 2-19. VPFE Terminal Functions
SIGNAL
NAME
TYPE
(1)
OTHER
(2)(3)
DESCRIPTION
NO.
VIDEO/IMAGE IN (VPFE)
Pixel clock input used to load image data into the CCD Controller (CCDC) on pins
CI[7:0] and YI[7:0].
Vertical synchronization signal that can be either an input (slave mode) or an output
(master mode), which signals the start of a new frame to the CCDC.
Horizontal synchronization signal that can be either an input (slave mode) or an
output (master mode), which signals the start of a new line to the CCDC.
This pin is multiplexed between the CCDC and UART2.
When used by the CCDC as input CI7, it supports several modes.
In 16-bit CCD Analog-Front-End (AFE) mode, it is input CCD15.
In 16-bit YCbCr mode, it is time multiplexed between CB7 and CR7 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y7, CB7, and CR7 of the upper
8-bit channel.
This pin is multiplexed between the CCDC and UART2.
When used by the CCDC as input CI6, it supports several modes. In 16-bit CCD
AFE mode, it is input CCD14.
In 16-bit YCbCr mode, it is time multiplexed between CB6 and CR6 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y6, CB6, and CR6 of the upper
8-bit channel.
This pin is multiplexed between the CCDC and UART2. When used by the CCDC as
input CI5, it supports several modes.
In 16-bit CCD AFE mode, it is input CCD13.
In 16-bit YCbCr mode, it is time multiplexed between CB5 and CR5 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y5, CB5, and CR5 of the upper
8-bit channel.
This pin is multiplexed between the CCDC and UART2. When used by the CCDC as
input CI4, it supports several modes.
In 16-bit CCD AFE mode, it is input CCD12.
In 16-bit YCbCr mode, it is time multiplexed between CB4 and CR4 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y4, CB4, and CR4 of the upper
8-bit channel.
This pin is CCDC input CI3 and it supports several modes. In 16-bit CCD AFE
mode, it is input CCD11.
In 16-bit YCbCr mode, it is time multiplexed between CB3 and CR3 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y3, CB3, and CR3 of the upper
8-bit channel.
This pin is CCDC input CI2 and it supports several modes. In 16-bit CCD AFE
mode, it is input CCD10.
In 16-bit YCbCr mode, it is time multiplexed between CB2 and CR2 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y2, CB2, and CR2 of the upper
8-bit channel.
This pin is CCDC input CI1 and it supports several modes.
In 16-bit CCD AFE mode, it is input CCD9.
In 16-bit YCbCr mode, it is time multiplexed between CB1 and CR1 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y1, CB1, and CR1 of the upper
8-bit channel.
This pin is CCDC input CI0 and it supports several modes.
In 16-bit CCD AFE mode, it is input CCD8.
In 16-bit YCbCr mode, it is time multiplexed between CB0 and CR0 inputs.
In 8-bit YCbCr mode, it is time multiplexed between Y0, CB0, and CR0 of the upper
8-bit channel.
This pin is CCDC input YI7 and it supports several modes.
In 16-bit CCD AFE mode, it is input CCD7.
In 16-bit YCbCr mode, it is input Y7.
In 8-bit YCbCr mode, it is time multiplexed between Y7, CB7, and CR7 of the lower
8-bit channel.
–
PCLK
M19
I
DV
DD18
–
DV
DD18
–
DV
DD18
VD
L19
I/O/Z
HD
M18
I/O/Z
CI7/
CCD15/
UART_RXD2
IPD
DV
DD18
N19
I/O/Z
CI6/
CCD14/
UART_TXD2
IPD
DV
DD18
N18
I/O/Z
CI5/
CCD13/
UART_CTS2
IPD
DV
DD18
N17
I/O/Z
CI4/
CCD12/
UART_RTS2
IPD
DV
DD18
N16
I/O/Z
CI3/
CCD11
IPD
DV
DD18
N15
I
CI2/
CCD10
IPD
DV
DD18
M17
I
CI1/
CCD9
IPD
DV
DD18
M16
I
CI0/
CCD8
IPD
DV
DD18
M15
I
YI7/
CCD7
IPD
DV
DD18
L18
I
(1)
(2)
(3)
I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. (To pull up a signal to the opposite supply rail, a 1-k
resistor should be used.)
Specifies the operating I/O supply voltage for each signal
Device Overview
42
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