參數(shù)資料
型號(hào)： TMS320C6421_07
廠商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 182/227頁(yè)
文件大?。?/td> 1671K
代理商： TMS320C6421_07
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www.ti.com
P
TMS320C6421
Fixed-Point Digital Signal Processor
SPRS346B–JANUARY 2007–REVISED APRIL 2007
Table 6-39. Switching Characteristics Over Recommended Operating Conditions for McBSP
(1)(2)
(see
Figure 6-27
)
-400
-500
-600
NO.
PARAMETER
UNIT
MIN
MAX
Delay time, CLKS high to CLKR/X high for internal CLKR/X
generated from CLKS input
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
Delay time, CLKR high to internal FSR valid
1
t
d(CKSH-CKRXH)
3
10
ns
2
3
4
t
c(CKRX)
t
w(CKRX)
t
d(CKRH-FRV)
CLKR/X int
CLKR/X int
CLKR int
CLKX int
CLKX ext
CLKX int
CLKX ext
CLKX int
CLKX ext
FSX int
2P
(3)(4)(5)
C - 1
(6)
ns
ns
ns
C + 1
(6)
-4
-4
5.5
5.5
14.5
7.5
16
9
t
d(CKXH-FXV)
Delay time, CLKX high to internal FSX valid
ns
2.5
-5.5
-2.1
Disable time, DX high impedance following
last data bit from CLKX high
12
t
dis(CKXH-DXHZ)
ns
-4 + D1
(7)
2.5 + D1
(7)
-3.9
(8)
5.5 + D2
(7)
14.5 + D2
(7)
13
t
d(CKXH-DXV)
Delay time, CLKX high to DX valid
ns
Delay time, FSX high to DX valid
ONLY applies when in data
delay 0 (XDATDLY = 00b) mode
5
(8)
14
t
d(FXH-DXV)
ns
FSX ext
-2.1
(8)
5
(8)
(1)
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.
Minimum delay times also represent minimum output hold times.
Minimum CLKR/X cycle times must be met, even when CLKR/X is generated by an internal clock source. Minimum CLKR/X cycle times
are based on internal logic speed; the maximum usable speed may be lower due to EDMA limitations and AC timing requirements.
P = SYSCLK3 period in ns. For example, when running parts at 600 MHz, use P = 10ns.
Use whichever value is greater.
C = H or L
S = sample rate generator input clock = P if CLKSM = 1 (P = SYSCLK3 period)
S = sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd
CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the maximum limit (see (4) above).
Extra delay from CLKX high to DX valid
applies
only
to the first data bit of a device
, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P
Extra delay from FSX high to DX valid
applies
only
to the first data bit of a device
, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P
(2)
(3)
(4)
(5)
(6)
(7)
(8)
Peripheral Information and Electrical Specifications
182
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