參數(shù)資料
型號(hào)： TMS320C6421_07
廠(chǎng)商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 151/227頁(yè)
文件大?。?/td> 1671K
代理商： TMS320C6421_07
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www.ti.com
P
TMS320C6421
Fixed-Point Digital Signal Processor
SPRS346B–JANUARY 2007–REVISED APRIL 2007
Table 6-15. PLLC1 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
15
400
400
MAX
30
600
520
600
500
400
UNIT
MHz
MHz
MHz
MHz
MHz
MHz
MXI/CLKIN
(1)
At 1.2-V CV
DD
At 1.05-V CV
DD
-600 devices
-500 devices
-400 devices
PLLOUT
SYSCLK1 (CLKDIV1 Domain)
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Table 6-16. PLLC2 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
15
400
400
MAX
30
900
666
333
UNIT
MHz
MHz
MHz
MHz
MXI/CLKIN
(1)
At 1.2-V CV
DD
At 1.05-V CV
DD
PLLOUT
PLL2_SYSCLK1 (to DDR2 PHY)
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Both PLL1 and PLL2 have stabilization, lock, and reset timing requirements that
must
be followed.
The PLL stabilization time is the amount of time that
must
be allotted for the internal PLL regulators to
become stable after the PLL is powered up (after PLLCTL.PLLPWRDN bit goes through a 1-to-0
transition). The PLL should
not
be operated until this stabilization time has expired. This stabilization step
must
be applied after these resets—a Power-on Reset, a Warm Reset, or a Max Reset, as the
PLLCTL.PLLPWRDN bit resets to a "1". For the PLL stabilization time value, see
Table 6-17
.
The PLL reset time is the amount of wait time needed for the PLL to properly reset (writing PLLRST = 0)
before bringing the PLL out of reset (writing PLLRST = 1). For the PLL reset time value, see
Table 6-17
.
The PLL lock time is the amount of time needed from when the PLL is taken out of reset (PLLRST = 1
with PLLEN = 0) to when to when the PLL controller can be switched to PLL mode (PLLEN = 1). For the
PLL lock time value, see
Table 6-17
.
Table 6-17. PLL1 and PLL2 Stabilization, Lock, and Reset Times
PLL STABILIZATION/LOCK/RESET
TIME
PLL Stabilization Time
PLL Lock Time
PLL Reset Time
MIN
TYP
MAX
UNIT
150
μ
s
ns
ns
2000C
(1)
128C
(1)
(1)
C = CLKIN cycle time in ns. For example, when MXI/CLKIN frequency is 25 MHz, use C = 40 ns.
For details on the PLL initialization software sequence, see the
TMS320C642x DSP Phase-Locked Loop
Controller (PLLC)
User's Guide (literature number
SPRUES0
).
For more information on the clock domains and their clock ratio restrictions, see
Section 6.3.4
,
C6421
Power and Clock Domains
.
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Peripheral Information and Electrical Specifications
151
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PDF描述
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