參數(shù)資料
型號(hào)： TMP91FW60FG
元件分類(lèi)： 微控制器/微處理器
英文描述： MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-44
文件頁(yè)數(shù)： 58/322頁(yè)
文件大?。?/td> 4595K
代理商： TMP91FW60FG
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Page 146
2007-10-15
TMP91FW60
8.2.6
Receiving buffers
To prevent overrun errors, the receiving buffers are arranged in a double-buffer structure.
Received data is stored one bit at a time in receiving buffer 1 (which is a shift register).
When 7 or 8 bits of data have been stored in receiving buffer 1, the stored data is transmitted to receiving
buffer 2 (SC0BUF); this causes an INTRX0 interrupt to be generated. The CPU only reads receiving buffer 2
(SC0BUF). Even before the CPU reads receiving buffer 2 (SC0BUF), the received data can be stored in receiv-
ing buffer 1. However, unless receiving buffer 2 (SC0BUF) is read before all bits of the next data are received
by receiving buffer 1, an overrun error occurs. If an overrun error occurs, the contents of receiving buffer 1 will
be lost, although the contents of receiving buffer 2 and SC0CR<RB8> will be preserved.
SC0CR<RB8> is used to store either the parity bit – added in 8-bit UART mode – or the most significant bit
(MSB) – in 9-bit UART mode.
In 9-bit UART mode the wakeup function for the slave controller is enabled by setting SC0MOD0<WU> to
“1”; in this mode INTRX0 interrupts occur only when the value of SC0CR<RB8> is “1”.
Note 1: The double buffer structure does not support SC0CR<RV08>.
Note 2: If the CPU reads receive buffer 2 while data is being transferred from receive buffer 1 to receive buffer 2,
the data may not be read properly. To avoid this situation, a read of receive buffer 2 should be triggered by
a receive interrupt.
8.2.7
Transmission counter
The transmission counter is a 4-bit binary counter which is used in UART mode and which, like the receiv-
ing counter, counts the SIOCLK clock pulses; a TXDCLK pulse is generated every 16 SIOCLK clock pulses.
Figure 8-3 Generation of the Transmission Clock
8.2.8
Transmission controller
8.2.8.1
In I/O interface mode
In SCLK output mode with the setting SC0CR<IOC> = “0”, the data in the transmission buffer is output
one bit at a time to the TXD0 pin on the rising or falling edge of the shift clock which is output on the
SCLK0 pin, according to the SC0CR<SCLKS> setting.
In SCLK input mode with the setting SC0CR<IOC> = “1”, the data in the transmission buffer is output
one bit at a time on the TXD0 pin on the rising or falling edge of the SCLK0 input, according to the
SC0CR<SCLKS> setting.
8.2.8.2
In UART mode
When transmission data sent from the CPU is written to the transmission buffer, transmission starts on
the rising edge of the next TXDCLK.
SIOCLK
TXDCLK
15
16
123456789
10
11
12
13
14
15
16
12
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