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參數(shù)資料
| 型號： | TMP91FW60FG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-44 |
| 文件頁數(shù)： | 56/322頁 |
| 文件大?。?/td> | 4595K |
| 代理商： | TMP91FW60FG |
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Page 145
2007-10-15
TMP91FW60
Timer out clock (TA0TRG) can be used for source clock of UART mode only.
Calculation method the frequency of TA0TRG
Frequency of TA0TRG = Baud rate
× 16
Note: In case of I/O interface mode, prohibit to use TA0TRG for source clock.
8.2.3
Serial clock generation circuit
This circuit generates the basic clock for transmission and receiving data.
8.2.3.1
In I/O interface mode
In SCLK output mode with the setting SC0CR<IOC> = “0”, the basic clock is generated by dividing the
output of the baud rate generator by 2, as described previously.
In SCLK input mode with the setting SC0CR<IOC> = “1”, the rising edge or falling edge will be
detected according to the setting of the SC0CR<SCLKS> register to generate the basic clock.
8.2.3.2
In UART mode
The SC0MOD0<SC1:0> setting determines whether the baud rate generator clock, the internal system
clock fSYS, the match detect signal from timer TMRA0 or the external clock (SCLK0) is used to generate
the basic clock SIOCLK.
8.2.4
Receiving counter
The receiving counter is a 4-bit binary counter used in UART mode which counts up the pulses of the SIO-
CLK clock. It takes 16 SIOCLK pulses to receive 1 bit of data; each data bit is sampled three times – on the
7th, 8th and 9th clock cycles.
The value of the data bit is determined from these three samples using the majority rule.
For example, if the data bit is sampled respectively as “1”, “0” and “1” on 7th, 8th and 9th clock cycles, the
received data bit is taken to be “1”. A data bit sampled as “0”, “0” and “1” is taken to be “0”.
8.2.5
Receiving control
8.2.5.1
In I/O interface mode
In SCLK output mode with the setting SC0CR<IOC> = “0”, the RXD0 signal is sampled on the rising
or falling edge of the shift clock which is output on the SCLK0 pin, according to the SC0CR<SCLKS>
setting.
In SCLK input mode with the setting SC0CR<IOC> = “1”, the RXD0 signal is sampled on the rising or
falling edge of the SCLK0 input, according to the SC0CR<SCLKS> setting.
8.2.5.2
In UART mode
The receiving control block has a circuit which detects a start bit using the majority rule. Received bits
are sampled three times; when two or more out of three samples are “0”, the bit is recognized as the start
bit and the receiving operation commences.
The values of the data bits that are received are also determined using the majority rule.
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PDF描述 |
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參數(shù)描述 |
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| TMP91FY22FG | 功能描述:IC MCU FLASH 16BIT 256K 100QFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:TLCS-900/L1 標(biāo)準(zhǔn)包裝:330 系列:- 核心處理器:- 芯體尺寸:8/16-位 速度:40MHz 連通性:UART/USART 外圍設(shè)備:DMA，PWM，WDT 輸入/輸出數(shù):32 程序存儲器容量:- 程序存儲器類型:外部程序存儲器 EEPROM 大小:- RAM 容量:- 電壓 - 電源 (Vcc/Vdd):4.5 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:- 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:100-BQFP 包裝:管件 |
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