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參數(shù)資料
| 型號： | ST72521BR9 |
| 英文描述： | ST72521B - 80/64-PIN 8-BIT MCU WITH 32 TO 60K ROM. FIVE TIMERS. SPI. SCI. I2C. CAN INTERFACE |
| 中文描述： | ST72521B - 80/64-PIN 8位32至60,000 ROM的微處理器。 5個定時器。的SPI。脊髓損傷。 I2C總線。 CAN接口 |
| 文件頁數(shù)： | 175/198頁 |
| 文件大?。?/td> | 2504K |
| 代理商： | ST72521BR9 |
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ST72521B
175/198
11.10 CONTROL PIN CHARACTERISTICS
11.10.1 Asynchronous RESET Pin
Subject to general operating conditions for V
DD
, f
CPU
, and T
A
unless otherwise specified.
Figure 100. Typical Application with RESET pin
6)7)8)
Notes:
1. Data based on characterization results, not tested in production.
2.
Hysteresis voltage between Schmitt trigger switching levels.
3. The I
current sunk must always respect the absolute maximum rating specified in
Section 11.2.2
and the sum of I
IO
(I/O ports and control pins) must not exceed I
VSS
.
4. To guarantee the reset of the device, a minimum pulse has to be applied to the RESET pin. All short pulses applied on
the RESET pin with a duration below t
h(RSTL)in
can be ignored.
5. The reset network (the resistor and two capacitors) protects the device against parasitic resets, especially in noisy en-
vironments.
6. The output of the external reset circuit must have an open-drain output to drive the ST7 reset pad. Otherwise the device
can be damaged when the ST7 generates an internal reset (LVD or watchdog).
7. Whatever the reset source is (internal or external), the user must ensure that the level on the RESET pin can go below
the V
IL
max. level specified in
Section 11.10.1
. Otherwise the reset will not be taken into account internally.
8. Because the reset circuit is designed to allow the internal RESET to be output in the RESET pin, the user must ensure
that the current sunk on the RESET pin (by an external pull-up for example) is less than the absolute maximum value
specified for I
INJ(RESET)
in
Section 11.2.2 on page 154
.
9. Data guaranteed by design, not tested in production.
Symbol
V
IL
V
IH
V
hys
V
OL
I
IO
R
ON
t
w(RSTL)out
Generated reset pulse duration
t
h(RSTL)in
t
g(RSTL)in
Parameter
Conditions
Min
Typ
Max
Unit
Input low level voltage
1)
Input high level voltage
1)
Schmitt trigger voltage hysteresis
2)
Output low level voltage
3)
Driving current on RESET pin
Weak pull-up equivalent resistor
0.16xV
DD
V
0.85xV
DD
2.5
0.2
2
30
30
V
DD
=5V
I
IO
=+2mA
0.5
V
TBD
20
20
2.5
mA
k
μ
s
μ
s
ns
V
DD
=5V
Internal reset sources
120
42
9)
External reset pulse hold time
4)
Filtered glitch duration
5)
200
0.01
μ
F
V
DD
0.01
μ
F
EXTERNAL
RESET
CIRCUIT
5)
USER
V
DD
4.7k
Required if LVD is disabled
Recommended only
if LVD is disabled
ST72XXX
PULSE
GENERATOR
Filter
R
ON
V
DD
WATCHDOG
LVD RESET
INTERNAL
RESET
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