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參數(shù)資料
| 型號： | ST72521BAR6 |
| 英文描述： | ST72521B - 80/64-PIN 8-BIT MCU WITH 32 TO 60K ROM. FIVE TIMERS. SPI. SCI. I2C. CAN INTERFACE |
| 中文描述： | ST72521B - 80/64-PIN 8位32至60,000 ROM的微處理器。 5個定時器。的SPI。脊髓損傷。 I2C總線。 CAN接口 |
| 文件頁數(shù)： | 196/198頁 |
| 文件大?。?/td> | 2504K |
| 代理商： | ST72521BAR6 |
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ST72521B
196/198
14 KNOWN LIMITATIONS
14.1 External RC option
The External RC clock source option described in
previous datasheet revisions is no longer support-
ed and has been removed from this specification.
14.2 CSS Function
The Clock Security System function is not guaran-
teed in the current silicon revision. The features
described in
Section 5.4.3
are subject to revision.
The CSS option is disabled by ST during ROM
code mask programming.
14.3 Safe Connection of OSC1/OSC2 Pins
The OSC1 and/or OSC2 pins must not be left un-
connected otherwise the ST7 main oscillator may
start and, in this configuration, could generate an
f
OSC
clock frequency in excess of the allowed
maximum (>16MHz.), putting the ST7 in an un-
safe/undefined state. Refer to
Section 5.2 on page
22
.
14.4 Unexpected Reset Fetch
If an interrupt request occurs while a "POP CC" in-
struction is executed, the interrupt controller does
not recognise the source of the interrupt and, by
default, passes the RESET vector address to the
CPU.
Workaround
To solve this issue, a "POP CC" instruction must
always be preceded by a "SIM" instruction.
14.5 16-bit Timer PWM Mode
In PWM mode, the first PWM pulse is missed after
writing the value FFFCh in the OC1R register
(OC1HR, OC1LR). It leads to either full or no PWM
during a period, depending on the OLVL1 and
OLVL2 settings.
14.6 CAN Cell Limitations
x=limitation present
1
For details see
Section 9.8.5 on page 142
2
Functionality modified for Unexpected Message Trans-
mission workaround in Flash device.
Limitation
1
ST72521B
Rev “Z”
(ROM)
x
Omitted SOF bit
CPU write access (more than one cycle)
corrupts CAN frame
WKPS Functionality
x
x
2
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PDF描述 |
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