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參數(shù)資料
| 型號： | ST72521BAR6 |
| 英文描述： | ST72521B - 80/64-PIN 8-BIT MCU WITH 32 TO 60K ROM. FIVE TIMERS. SPI. SCI. I2C. CAN INTERFACE |
| 中文描述： | ST72521B - 80/64-PIN 8位32至60,000 ROM的微處理器。 5個定時器。的SPI。脊髓損傷。 I2C總線。 CAN接口 |
| 文件頁數(shù)： | 118/198頁 |
| 文件大小： | 2504K |
| 代理商： | ST72521BAR6 |
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ST72521B
118/198
I
2
C BUS INTERFACE
(Cont’d)
9.7.5 Low Power Modes
9.7.6 Interrupts
Figure 65. Event Flags and Interrupt Generation
Note
: The I
2
C interrupt events are connected to
the same interrupt vector (see Interrupts chapter).
They generate an interrupt if the corresponding
Enable Control Bit is set and the I-bit in the CC reg-
ister is reset (RIM instruction).
Mode
Description
WAIT
No effect on I
2
C interface.
I
2
C interrupts cause the device to exit from WAIT mode.
I
2
C registers are frozen.
In HALT mode, the I
2
C interface is inactive and does not acknowledge data on the bus. The I
2
C interface
resumes operation when the MCU is woken up by an interrupt with “exit from HALT mode” capability.
HALT
Interrupt Event
Event
Flag
Enable
Control
Bit
Exit
from
Wait
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Exit
from
Halt
No
No
No
No
No
No
No
No
10-bit Address Sent Event (Master mode)
End of Byte Transfer Event
Address Matched Event (Slave mode)
Start Bit Generation Event (Master mode)
Acknowledge Failure Event
Stop Detection Event (Slave mode)
Arbitration Lost Event (Multimaster configuration)
Bus Error Event
ADD10
BTF
ADSEL
SB
AF
STOPF
ARLO
BERR
ITE
BTF
ADSL
SB
AF
STOPF
ARLO
BERR
*
*
EVF can also be set by EV6 or an error from the SR2 register.
EVF
INTERRUPT
ITE
ADD10
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PDF描述 |
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