參數(shù)資料
型號: ST72521B
英文描述: ST72521B - 80/64-PIN 8-BIT MCU WITH 32 TO 60K ROM. FIVE TIMERS. SPI. SCI. I2C. CAN INTERFACE
中文描述: ST72521B - 80/64-PIN 8位32至60,000 ROM的微處理器。 5個定時器。的SPI。脊髓損傷。 I2C總線。 CAN接口
文件頁數(shù): 23/198頁
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代理商: ST72521B
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ST72521B
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5.3 RESET SEQUENCE MANAGER (RSM)
5.3.1 Introduction
The reset sequence manager includes three RE-
SET sources as shown in
Figure 10
:
I
External RESET source pulse
I
Internal LVD RESET (Low Voltage Detection)
I
Internal WATCHDOG RESET
These sources act on the RESET pin and it is al-
ways kept low during the delay phase.
The RESET service routine vector is fixed at ad-
dresses FFFEh-FFFFh in the ST7 memory map.
The basic RESET sequence consists of 3 phases
as shown in
Figure 9
:
I
Active Phase depending on the RESET source
I
256 or 4096 CPU clock cycle delay (selected by
option byte)
I
RESET vector fetch
The 256 or 4096 CPU clock cycle delay allows the
oscillator to stabilise and ensures that recovery
has taken place from the Reset state. The shorter
or longer clock cycle delay should be selected by
option byte to correspond to the stabilization time
of the external oscillator used in the application.
The RESET vector fetch phase duration is 2 clock
cycles.
Figure 9. RESET Sequence Phases
5.3.2 Asynchronous External RESET pin
The RESET pin is both an input and an open-drain
output with integrated R
ON
weak pull-up resistor.
This pull-up has no fixed value but varies in ac-
cordance with the input voltage. It
can be pulled
low by external circuitry to reset the device. See
Electrical Characteristic section for more details.
A RESET signal originating from an external
source must have a duration of at least t
h(RSTL)in
in
order to be recognized (see
Figure 11
). This de-
tection is asynchronous and therefore the MCU
can enter reset state even in HALT mode.
Figure 10. Reset Block Diagram
RESET
Active Phase
INTERNAL RESET
256 or 4096 CLOCK CYCLES
FETCH
VECTOR
RESET
R
ON
V
DD
WATCHDOG RESET
LVD RESET
INTERNAL
RESET
PULSE
GENERATOR
Filter
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