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參數(shù)資料
| 型號(hào)： | SP9842KS |
| 英文描述： | 8-Bit Octal, 2-Quadrant Multiplying, BiCMOS DAC |
| 中文描述： | 8位八路，2象限乘法，BiCMOS工藝援 |
| 文件頁(yè)數(shù)： | 20/32頁(yè) |
| 文件大?。?/td> | 745K |
| 代理商： | SP9842KS |
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286
Figure 4. Timing.
CHARACTERISTICS
(Typical @ 25
°
C with V
DD
= +5V unless otherwise noted.)
PARAMETER
Input Clock Pulse Width (t
CH
, t
CL
)
Data Setup Time (t
DS
)
Data Hold Time (t
)
CLK to SDO Propagation Delay (t
PD
)
DAC Register Load Pulse Width (t
LD
)
Preset Pulse Width (t
)
Clock Edge to Load Time (t
)
Load Edge to Next Clock Edge(t
LDCK
)
MIN.
50
30
20
TYP.
MAX.
UNIT
CONDITIONS
ns
ns
ns
ns
ns
ns
ns
ns
100
50
50
30
60
1
0
A
3
A
2
A
1
A
0
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
1
0
1
0
FS
0
SDI
CLOCK
LOAD
V
OUT
1
0
1
0
1
0
(FF
H
)
(08
H
)
SERIAL
DATA IN
SERIAL DATA INPUT TIMING DETAIL (PRESET = Logic "1"; V
IN(X)
= 1.5V; V
REF
L = 0V)
1
0
SERIAL
DATA OUT
CLOCK
LOAD
V
OUT
t
DS
t
CH
t
CL
t
LD
t
S
t
LDCK
±1 LSB
ERROR BAND
t
CLKD
t
PD
t
DH
A
X
or
D
X
1
0
PRESET
t
S
t
PR
±1 LSB
ERROR BAND
(FF
H
)
(08
H
)
V
OUT
Table 2. Logic Control Input Truth Table.
SDI
X
Data
CLK
L
LOADH
L
L
PRESETL
H
H
LOGIC OPERATION
No Change
Shift In One Bit from SDI
Shift Out 12–clock delayed data at SDO
X
X
X
L
X
H
L
H
All DAC Registers Preset to 80
H
(Note 1)
Load Serial Register Data into DAC(X) Register
Note 1: "Preset" may not persist at all DACs if LOADH is high when PRESETL returns high.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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