參數(shù)資料
型號: SI5020-B-GM
廠商: Silicon Laboratories Inc
文件頁數(shù): 7/22頁
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描述: IC CLK DATA REC SONET/SDH 20-QFN
標準包裝: 75
系列: SiPHY™, DSPLL®
類型: 時鐘和數(shù)據(jù)恢復(CDR)
PLL:
主要目的: 以太網(wǎng),SONET/SDH,ATM 應用
輸入: 時鐘
輸出: CML
電路數(shù): 1
比率 - 輸入:輸出: 1:2
差分 - 輸入:輸出: 是/是
頻率 - 最大: 2.7GHz
電源電壓: 2.375 V ~ 2.625 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 20-VFQFN 裸露焊盤
供應商設備封裝: 20-QFN(4x4)
包裝: 管件
Si5020
Rev. 1.5
15
4.12. Differential Output Circuitry
The Si5020 utilizes a current mode logic (CML) architecture to output both the recovered clock (CLKOUT) and data
(DOUT). An example of output termination with ac coupling is shown in Figure 9. In applications in which direct dc
coupling is possible, the 0.1
F capacitors may be omitted. The differential peak-to-peak voltage swing of the CML
architecture is listed in Table 2 on page 6.
Figure 9. Output Termination for DOUT and CLKOUT (AC Coupled)
DOUT –,
CLKOUT –
0. 1 F
Zo = 50
Si5020
VDD
100
100
VDD
DOUT +,
CLKOUT +
50
50
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PDF描述
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參數(shù)描述
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