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參數(shù)資料
| 型號(hào)： | SI5017-D-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 17/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK/DATA RECOVERY 28MLP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | DSPLL® |
| 類型： | 時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR） |
| PLL： | 是 |
| 主要目的： | SONET/SDH，ATM 應(yīng)用 |
| 輸入： | 時(shí)鐘 |
| 輸出： | CML |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 2.7GHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 28-MLP-EP（5x5） |
| 包裝： | 管件 |
| 其它名稱： | 336-1279 |
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Si5017
24
Rev. 1.5
DOCUMENT CHANGE LIST
Revision 0.1 to Revision 1.0
Added FEC (2.7 GHz) Supply Current
Updated values: Supply Current
Added FEC (2.7 GHz) Power Dissipation
Updated values: Power Dissipation
Updated values: Common Mode Input Voltage
(REFCLK)
Updated values: Output Common Mode Voltage
Added separate Output Clock Rise Time
Added separate Output Clock Fall Time
Updated values: Output Clock Rise Time
Updated values: Output Clock Fall Time
Updated values: Jitter Tolerance (OC-48) for f = 1 MHz
Updated values: Acquisition Time
(reference clock applied)
Updated values: Acquisition Time
(reference-less operation)
Updated values: Freq Difference at which Receive PLL
goes out of Lock
Updated values: Freq Difference at which Receive PLL
goes into Lock
Removed “Hysteresis Dependency” Figure.
13.
Corrected error: Table 8 on page 19—changed
description for LOS_LVL from “LOS is disabled when
the voltage applied is less than 500 mV” to “LOS is
disabled when the voltage applied is less than
1.0 V.”
Revision 1.0 to Revision 1.1
Corrected “Revision 0.1 to Revision 1.0” Change
List.
Revision 1.1 to Revision 1.2
Updated Table 2 on page 7
Added “Output Common Mode Voltage (DOUT)” with
updated values.
Added “Output Common Mode Voltage (CLKOUT)” with
updated values.
Updated Table 8 on page 19
Changed “clock input” to “DIN inputs” for Loss-of-Signal.
Changed dimension A.
Changed dimension E2.
Revision 1.2 to Revision 1.3
Updated power consumption.
Updated RIN.
Updated clock to data delay.
Updated slicing level accuracy.
Updated tolerance.
Updated acquisition time.
Updated reference clock information.
Updated "6. Ordering Guide" on page 22.
Added “X” to part number.
Revision 1.3 to Revision 1.4
Updated Table 2 on page 7.
Added limits for VICM.
Updated VOD.
Updated Table 3 on page 8.
Updated TCr-D.
Updated TCf-D.
Revised SLICE specification.
Updated Table 4 on page 9.
TAQ min/max values updated.
Added note describing valid signal.
Updated "4.9. Data Slicing Level" on page 14.
Added Figure 8 on page 14.
Revised text.
Revision 1.4 to Revision 1.5
Added "7. Top Mark" on page 22.
Updated "8. Package Outline" on page 23.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SI5018-B-GM | IC CLOCK/DATA RECOVERY 20-QFN |
| SI5020-B-GM | IC CLK DATA REC SONET/SDH 20-QFN |
| SI5023-D-GM | IC CLOCK/DATA RECVRY W/AMP 28MLP |
| SI52142-A01AGM | IC CLK GENERATOR 200MHZ 24QFN |
| SI52143-A01AGM | IC CLK GEN QUAD PCIE 24QFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SI5017-D-GMR | 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 OC48/STM16 CDR FEC RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| SI5017-EVB | 功能描述:時(shí)鐘和定時(shí)器開發(fā)工具 OC48 STM16 SNT/SDH 2.7Gbps w/ limit amp RoHS:否 制造商:Texas Instruments 產(chǎn)品:Evaluation Modules 類型:Clock Conditioners 工具用于評(píng)估:LMK04100B 頻率:122.8 MHz 工作電源電壓:3.3 V |
| SI5017-X-GM | 制造商:SILABS 制造商全稱:SILABS 功能描述:OC-48/STM-16 SONET/SDH CDR IC WITH LIMITING AMPLIFIER |
| SI5018 | 制造商:SILABS 制造商全稱:SILABS 功能描述:SiPHY⑩ OC-48/STM-16 CLOCK AND DATA RECOVERY IC WITH FEC |
| SI-50182 | 制造商:BEL 制造商全稱:Bel Fuse Inc. 功能描述:SI-50182 |
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